JPH04158457A - 二重化システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は同一演算処理機能を有した２台の制御装置から
なり、通常は一方の制御装置でもって演算処理を行い、
稼働側の制御装置に異常が生じた時には待機側の制御装
置で演算処理を行う二重化システムに関する。

（従来の技術） 重要なプラントを制御する制御装置においては、制御装
置自体が故障してプラントが無制御状態に陥るのを未然
に防止するために二重化システムを採用している。

この二重化システムは第８図に示すように同一構成の２
台の制御装置１ａ、ｌｂで構成されている。さらに、各
制御装置１ａ、ｌｂは一種のマイクロコンピュータから
なり、それぞれＣＰＵモジュール２ａ、２ｂとメモリモ
ジュール３ａ、３ｂとで構成されている。各ＣＰＵモジ
ュール２ａ。

２ｂ内においては、各種演算情報処理するＣＰＵ（中央
処理袋Ｗ）４ａ、４ｂがパスライン５ａ。

５ｂを介して、前記メモリモジュール３　ａ　＝　　３
　ｂ　ｓ制御対象となるプラントからの制御量やプラン
トへ送出する操作量等の各種データを入出力するための
入出カポ−トロａ、６ｂｓ相手側の制御装置ｌｂ、ｌａ
へ転送する可変データを一時記憶するトラッキングバッ
ファ７ａ、７ｂｓ相手側の制御装置１ｂ、ｌａへトラッ
キングバッファ７ａ。

７ｂに記憶された可変データを転送するための伝送ボー
ト８ａ、８ｂ等を制御する。

前記メモリモジュール３ａ、Ｂｂ内には、入出カポ−ト
ロａ、　　６ｂを介して入力される制御対象としてのプ
ラントから出力された制御量からなる人力データに対し
て所定の制御演算を実行するためのユーザプログラムを
記憶するプログラムメモリ９ａ、９ｂｓ前記入力データ
や前記入出カポ−トロａ、６ｂを介してプラントへ送出
する計算結果データ等の各種可変データを一時記憶する
トラッキングメモリ１０ａ、１０ｂ、等が収納されてい
る。なお、前記可変データは上記入力データや演算結果
データの他に、操作員からの指令データも含まれる。

そして、一方の制御装置ｆｌａの伝送ボート８ａと他方
の制御装置１ｂの伝送ポート８ｂとは伝送ケーブル１１
で互いに接続されている。

このような二重化システムでもって各入出カポ−トロａ
、６ｂに共通に接続されたプラントを制御する場合、最
初にいずれか一方の制御装置ｌａ、ｌｂを稼働側と指定
し、他方の制御装置ｌｂ、ｌａを待機側と指定する。

第９図は稼働側に指定された制御装置が例えば１秒等の
規定期間毎に行う割込スキャン処理を示す流れ図である
。いま、制御装置１ａが稼働側に指定されているとする
。流れ図が開始されると、Ｑｌにて、入出カポ−トロａ
を介して入力された制御量等の入力データを取込む一括
入出力処理を行う。次に、取込んだ入力データを演算し
やすいデータに加工してトラッキングメモリ１０ａに書
込む。そして、Ｑ２にて、この加工された入力データを
トラッキングメモリ１０ａから読出して、読出した入力
データに対して前記ユーザプログラムを用いて所定の制
御演算処理を実行する。その演算結果データをトラッキ
ングメモリ１０ｇに書込む。

演算結果データは入出力ボート１６ａを介して操作量と
して被制御対象としてのプラントへ送出する。しかるの
ちＱ３にて、第１０図に示すトラッキング処理を実行す
る。

第１０図のトラッキング処理が開始されると、メモリモ
ジョール３ａのトラッキングメモリ１０ａに記憶されて
いる前記入力データや演算結果データや操作者の指令デ
ータ等の可変データを読出してトラッキングバッファ７
ａへ格納する。

次に、伝送ボート８ａを介して待機側に指定されている
他方の制御量！ｆｉｂの伝送ボート８ｂヘデータ送信の
予告を行って、他方の制御装置１ｂｉとの間でトラッキ
ングデータ（可変データ）の送信開始の同期処理を行う
。しかるのち、トラッキングバッファ７ａに記憶されて
いる可変データを伝送ボート８ａを介して待機側の制御
装置１ｂの伝送ポート８ｂへ転送する。

稼働側の制御装置１ａから可変データを受信した待機側
の制御装置１ｂは、受信した可変データを自己のメモリ
モジュール３ｂのトラッキングメモリ１０ｂへ書込む。

稼働側の制御量Ｗｌａは、トラッキングバッファ７ａの
全部の可変データの送信処理が終了すると、再度待機側
の制御装置１ｂとの間で交信を行って、データ転送終了
の同期処理を実施する。

以上でトラッキングメモリ１０ａの可変データを待機側
の制御装置］ｂのトラッキングメモリ１０ｂへ転送する
トラッキング処理が終了したので、第９図の規定期間毎
の割込スキャン処理を終了する。

このように、稼働側の制御装置１ａはプラントから出力
される制御量を規定周期で読取って、制御演算処理を行
い、演算結果データを操作量としてプラントへ送ａする
。同時にトラッキングメモリ１０ａの可変データを待機
側のトラッキングメモリ１０ｂへ転送する。よって、各
トラ、ッキングメモリ１０ａ、１０ｂには常時同一の可
変データが記憶されている。

したがって、稼働側の制御装置ｆｌａに何等かの異常か
発生すると、待機側の制御装置１ｂが稼働側の制御装置
’ｌａに代ってプラントに対する制御動作を継続するこ
とが可能となる。すなわち、今度は待機側の制御装置１
ｂが稼働側の制御装置１ｂとなり、稼働側の制御装置１
ａは異常原因が除去された時点で、待機側の制御装置１
ａとなる。

しかしながら、第８図に示す二重化システムにおいても
、まだ解消すべき次のような問題があった。

すなわち、稼働側に指定された制御装置のＣＰＵモジュ
ールは規定期間経過する毎に第９図に示した、Ｑｌから
Ｑ２までの入力データに対する通常のデータ処理の他に
、トラッキングメモリの可変データを待機側の制御装置
のトラッキングメモリへ転送するＱ３のトラッキング処
理を実行する必要がある。

このトラッキング処理に要する時間は、二重化システム
で取扱うデータ種類数やデータ量に応じて変化するが、
第９図に示した、規定期間毎の割込スキャン処理に要す
る時間のうちのかなりの時間を占める。したがって、こ
の規定期間をかなり長い時間に設定する必要がある。そ
の結果、プラント制御における制御量の読取間隔および
操作量の出力間隔が長くなり、プラントに対する制御精
度が低下する。

また、トラッキング処理時間に多大の時間が必要となる
ので、割込スキャン処理以外の他のデータ処理の処理能
率が低下する問題もある。

ちなみに、二重化しない通常の制御装置においては、上
述したトラッキング処理が必要でないので、割込スキャ
ン処理に要する時間は短くでき、プラントに対する制御
精度は二重化システムより高く設定できる。

（発明が解決しようとする課題） このように、従来の二重化システムにおいては、二重化
しない通常の制御装置に比較して、割込スキャン処理の
時間間隔を長く設定する必要があったので、システム全
体の処理能率が低下し、ひいてはプラントに対する制御
精度が低下する問題があった。

本発明はこのような事情に鑑みてなされたものであり、
一対の制御装置のトラッキングメモリどうしをメモリバ
スで互い接続することにより、−方のＣＰＵモジュール
が自己のトラッキングメモリの他に他方の制御装置のト
ラッキングメモリに同時に可変データを書込むことが可
能となり、別途トラッキング処理を実施する必要がなく
、割込スキャン処理時間を短縮でき、もってシステム全
体の処理能率を向上でき、プラントに対する制御精度を
向上できる二重化システムを提供することを目的とする
。

［発明の構成コ （課題を解決するための手段） 上記課題を解消するために本発明は、それぞれ各種情報
処理を実行するＣＰＵモジュールと入力データや演算結
果データ等の可変データを記憶するトラッキングメモリ
とを有した一対の制御装置からなり、この一対の制御装
置のうちの稼働側に指定された制御装置のＣＰＵモジュ
ールによって外部から入力されるデータを規定周期で読
込んで所定の演算処理を実行すると共に、トラッキング
メモリの記憶内容を待機側に指定された制御装置のトラ
ッキングメモリに転送し、稼働側に指定された制御装置
に異常が生じた場合に、入力データに対する処理を待ａ
ｌ側に指定された１ｉ−ＩＪ　ａｌｌ装置で行う二重化
システムにおいて、 各制御装置のトラッキングメモリをデュアルポートメモ
リで構成し、かつこの各デュアルポートメモリどうしを
メモリバスで接続し、稼働側に指定されたＣＰＵモジュ
ールが可変データを自己のトラッキングメモリおよび待
機側に指定された制御装置のトラッキングメモリに同時
に書込むようにしたものである。

（作　用） このように構成された二重化システムによれば、各トラ
ッキングメモリはデュアルポートメモリで構成され、か
つ互いにメモリバスで接続されている。なお、メモリバ
スは、一般的に、アドレス信号線、データ信号線、書込
制御線、読出制御線を含み、ＣＰＵモジュールからこの
メモリバスを介して該当メモリに対するデータアクセス
を実行可能である。よって、各トラッキングメモリは両
方の制御装置のＣＰＵモジュールからデータの書込みが
可能となる。

したがって、稼働側に指定された制御装置のＣＰモジョ
ールは、例えばプラントからの入力データを規定期間毎
に読取って所定の演算処理を行う過程において、ＣＰＵ
モジュールが自己のトラッキングメモリにデータを書込
むと、自動的に待機側の制御装置のトラッキングメモリ
に同一データが書込まれる。

よって、ＣＰＵモジュールとしては、別途自己のトラッ
キングメモリの可変データを他方の制御装置のトラッキ
ングメモリに転送するトラッキング処理を実行する必要
がない。

（実施例） 以下本発明の一実施例を図面を用いて説明する。

第１図は実施例の二重化システムの概略構成を示すブロ
ック図である。この二重化システムは同一構成の２台の
制御装置１２ａ、１２ｂで構成されている。さらに、各
制御装置１２ａ、１２ｂは、それぞれＣＰＵモジュール
１３ａ、１３ｂとメモリモジュール１４ａ、１４ｂとで
構成されている。

各ＣＰＵモジュール１３ａ、１．３ｂ内においては、Ｃ
ＰＵ１５ａ、１５ｂがパスライン１６ａ。

１６ｂを介して、メモリモジュール１４ａ。

１４ｂ１制御対象となるプラントからの制御量やプラン
トへ送出する操作量等の各種データを入出力するための
入出力ポート１７ａ、１７ｂ、相手側の制御装置１２ｂ
、１２ａと間で各種情報交換を行うための伝送ボー）１
８ａ、１８ｂ等を制御する。各伝送ポート１８ａ、１８
ｂは伝送ケーブル１つで接続されている。

前記メモリモジュール１４ｇ、１４ｂ内には、入出カポ
−）１７ａ、１７ｂを介して入力されるた制御対象とし
てのプラントから出力された制御量からなる入力データ
に対して所定の制御演算を実行するためのユーザプログ
ラムを記憶するプログラムメモリ２０ａ、２０ｂが設け
られている。

また、一方の制御装置１２ｇのメモリモジュール１４ａ
内には２（１１のトラッキングメモリ２２Ａ。

２２Ｃが設けられており、他方の制御装置１２ｂのメモ
リモジュール１４ｂ内にも２個のトラッキングメモリ２
２Ｂ、２２Ｄが設けられてている。

そして、これら４個のトラッキングメモリ２２Ａ〜２２
Ｄは全て同一構成のテユアルボートメモリで構成されて
いる。また、各トラッキングメモリ２２Ａ〜２２Ｄには
同一アドレスが付しである。

そして、制御量ｆｆ１１２ａのトラッキングメモリ２２
Ａのパスライン１６ａが接続された第１の端子はメモリ
バス２３ａを介して制御装置１２ｂのトラッキングメモ
リ２２Ｂの第２の端子に接続されている。トラッキング
メモリ２２Ｃのパスライン１６ａが接続された第１の端
子はメモリバス２３ｃを介してトラッキングメモリ２２
Ｄの第２の端子に接続されている。

また、制御装置１２ｂのトラッキングメモリ２２Ｄのパ
スライン１６ｂが接続された第１の端子はメモリバス２
３ｄを介して制御装置１２ａのトラッキングメモリ２２
Ｃの第２の端子に接続されている。トラッキングメモリ
２２Ｂのパスライン１６ｂが接続された第１の端子はメ
モリバス２３ｂを介してトラッキングメモリ２２Ａの第
２の端子に接続されている。

第２図は各トラッキングメモリ２２Ａ〜２２Ｄ相互間の
詳細接続図である。前述したように、各メモリバス２３
ａ〜２３ｄは、アドレス信号線。

データ信号線、書込制御線、読出制御線で構成されてい
る。そして、各ＣＰＵモジュール１３ａ。

１３ｂのパスライン１６ａ、１６ｂと各トラツキングメ
モリ２２Ａ〜２２Ｄおよび各メモリバス２３ａ〜２３ｄ
との間にはそれぞれセレクタ回路２４ａ、２４ｂが介挿
されている。

すなわち、各ＣＰＵ１５ａ、１５ｂはパスライン１６ａ
、１６ｂを介して各セレクタ回路２４ａ。

２４ｂヘメモリ選択信号を出力して、４個のトラッキン
グメモリ２２Ａ〜２２Ｄの内から任意のトラッキングメ
モリを指定してデータアクセスが可能である。なお、デ
ータの書込動作時には第４図（ａ）又は同図（ｂ）に示
すように複数のトラッキングメモリ２２Ａ〜２２Ｄを指
定可能である。

しかし、データの読出動作時には読出されたデータがパ
スライン上で競合するので、第５図（ａ）又は同図（ｂ
）に示すように１個のトラッキングメモリのみ指定可能
である。さらに、実施例システムにおいては、読出時に
、自己が属する制御装置内のトラッキングメモリのいず
れか一方のみが指定可能である。

このような二重化システムにおいて、第８図の二重化シ
ステムの場合と同様に、各入出力ボート１７ａ、１７ｂ
に共通に接続されたプラントを制御する場合、最初にい
ずれか一方の制御装置１２ａ、１２ｂを稼働側と指定し
、他方の制御装置１２ｂ、１２ａを待機側と指定する。

そして、いま仮に、制御装置１２ｇが稼働側に指定され
ているとする。

第３図は稼働側に指定された制御装置１２ａが例えば１
秒等の規定期間毎に行う割込スキャン処理を示す流れ図
である。流れ図が開始されると、Ｐｌにて、入出力ボー
ト１７ａを介して入力された制御量等の入力データを取
込む一括入出力処理を行う。次に、Ｐ２にて、取込んだ
入力データを演算しやすいデータに加工して、第４図（
ａ）に示すように、自己のトラッキングメモリ２２Ａ。

２２Ｃの他にメモリバス２３ａを介して待機側のトラッ
キングメモリ２２Ｂに書込む。

そして、Ｐ３にて、この加工された入力データを、第５
図（ａ）に示すように、自己のトラッキングメモリ２２
Ａから読出して、読出した入力データに対してプログラ
ムメモリ２０ａのユーザプログラムを用いて所定の制御
演算処理を実行する。

その演算結果データを、前記各トラッキングメモリ２２
Ａ、２２Ｃ，２２Ｂへ書込む。そして、この演算結果デ
ータを操作量として入出力ボート１７ｇを介して被制御
対象としてのプラントへ送出する。

Ｐ４にて、伝送ポート１８ｇを介して待機側の制御装置
１２ｂへ割込スキャン終了信号を送出する。以上で規定
期間毎の割込スキャン処理を終了する。

このように、稼働側の制御装置１２ａのＣＰＵ１５ａに
とっては、自己のトラッキングメモリ２２Ａ、２２Ｃに
、入力データや演算結果データや操作者が入力した指令
データ等の可変データを書込む時に、待機側の制御装置
１２ｂのトラッキングメモリ２２Ｂを指定するのみで、
待機側のトラッキングメモリ２２Ｂの可変データが自動
的に最新の可変データに更新される。

すなわち、稼働側のＣＰＵ１５ａがＰｌ乃至Ｐ４の割込
スキャン処理を実行すると、第３図の右側に示すように
、このスキャン処理の動作と並行してトラッキング処理
が自動的に実行される。

そして、規定期間が経過すると、再度第３図に示す割込
スキャン処理を実行するが、今度は、ＣＰＵＩ　５ｇは
可変データを自己のトラッキングメモリ２２Ａ、２２Ｃ
の他に、第４図（ｂ）に示すように、待機側の制御装置
１２ｂのトラッキングメモリ２２Ｄへ書込む。すなわち
、稼働側の制御装置１２ａのＣＰＵ１５ａは規定期間経
過する毎に待機側の制御装置１２ｂの２個のトラッキン
グメモリ２２Ｂ、２２Ｄに対して交互に可変データを書
込んでいく。

第６図は、規定期間経過する毎に稼働側のＣＰＵが可変
データをどのトラッキングメモリ２２Ａ〜２２Ｄに書込
むかを示した模式図である。

最初に制御装置１２ｇが稼働側に指定され、制御装置１
２ｂが待機側に指定されたとする。第１スキヤン処理に
おいては、待機側の制御装置１２ｂのトラッキングメモ
リＢの可変データが最新の可変データに更新される。第
２スキヤン処理においてはトラッキングメモリＤの可変
データが最新可変データに更新される。そして、′１ｓ
３スキャン処理においてトラッキングメモリＢが最新可
変データに更新される。すなわち、待機側の各トラッキ
ングメモリ２２Ｂ、２２Ｄは常時最新の可変データと一
つ前の可変データとが記憶されている。

そして、第３スキヤン処理動作中に稼働側の制御装置１
２ａに異常が発生すると、待機側の制御装置１２ｂが稼
働側の制御装置となる。そして、稼働側に指定された制
御装置ｔ１２ｂは、トラッキングメモリ２２Ｂの可変デ
ータの正確さが保証できないので、第２スキヤン処理に
おいてトラッキングメモリ２２Ｄに書込まれた可変デー
タを用いて制御演算処理を実行する。すなわち、それぞ
れ２個のトラッキングメモリを備えて、待機時には交互
に可変データを書込むことにより、異常発生時には、稼
働側に切換えられた待機側の制御装置がプラントに対す
る制御処理を円滑に受は継いで継続できる。

そして、第４スキヤン処理以降において、可動側の制御
装置１２ｂは異常発生した制御装置１２ａのトラッキン
グメモリに対して可変データを書込むことはない。

しかして、制御装置１２ａの異常原因が除去されると、
制御装置１２ａは待機側の制御装置として復旧する。待
機側の制御装置１２ａが復旧した次の周期である第ｎス
キャン処理以降、稼働側の制御装置１２ｂは待機側の制
御装置１２ａのトラッキングメモリ２２Ｃ，２２Ａ対し
て交互に最新の可変データを書込んでいく。

このように構成された二重化システムであれば、前述し
たように、稼働側のＣＰＵが第３図に示す割込スキャン
処理を実行すると、このスキャン処理の動作と並行して
待機側のトラッキングメモリに対するトラッキング処理
が自動的に実行される。

第７図は従来システムと実施例システムとの割込スキャ
ン処理に要する時間の比較を示す図である。この図でも
明らかなように、実施例システムにおいては、トラッキ
ング処理のために別途特別の処理時間は必要ないので、
第９図および第１０図に示した従来システムにおける割
込スキャン処理時間を大幅に短縮できる。

したがって、割込スキャン処理に必要な規定期間を、二
重化しない１個の制御装置でプラントを制御する場合に
比較して、同期化処理のための時間が付加されるのみで
あるので、大幅に増加する必要はない。

また、稼働側のＣＰＵの処理負担が大幅に軽減されるの
で、システム全体の処理能率を向上できる。

よりて、プラントに対する高い制御精度を維持したまで
、制御装置の異常発生にも十分対処できる二重化システ
ムとしての長所を発揮できる。

［発明の効果］ 以上説明したように本発明の二重化システムによれば、
一対の制御装置のトラッキングメモリどうしをメモリバ
スで互い接続し、一方のＣＰＵモジュールが自己のトラ
ッキングメモリの他に他方の１１４ｍ装置のトラッキン
グメモリに同時に可変データを書込むようにしている。

したがって、別途トラッキング処理を実施する必要がな
く、割込スキャン処理時間を短縮でき、もってシステム
全体の処理能率を向上でき、プラントに対する制御精度
を向上できる。

【図面の簡単な説明】

第１図乃至第７図は本発明の一実施例に係わる二重化シ
ステムを示すものであり、第１図は全体構成を示すブロ
ック図、第２図は要部を取出して示す詳細回路図、第３
図は動作を示す流れ図、第４図および第５図はトラッキ
ングメモリに対するデータ書込み及び読出状態を示す模
式図、第６図は異常発生時の稼働側と待機側の切換え状
態を示す模式図、第７図は従来システムとの対比で実施
例システムの効果を示す図であり、第８図は従来の二重
化システムの概略構成を示すブロック図、第９図及び第
１０図は同従来システムの動作を示す流れ図である。 １２ａ、１２ｂ−制御装置、１３ａ、１３ｂ−・・ＣＰ
Ｕモジュール、１４ａ、１４ｂ・・・メモリモジュール
、１５ａ、１５ｂ・ＣＰＵ、１６ａ。 １６ｂ・・・パスライン、１７ａ、１７ｂ・・・入出力
ボート、１８ａ、１８ｂ・＝伝送ボート、２２Ａ。 ２２Ｂ、２２Ｃ，２２Ｄ・・・トラッキングメモリ、２
３　ａ　、　　２３　ｂ　、　、２３　ｃ　、　　２３
　ｄ−−−メモリバス、２４ａ、２４ｂ・・・セレクタ
回路。 出願人代理人　弁理士　鈴江武彦 第３図 （ａ）　　　　　　　　　　　　（ｂ）第４図 第５図 第９図 第１０図

Claims (1)

1. 【特許請求の範囲】 それぞれ各種情報処理を実行するＣＰＵモジュールと入
   力データや演算結果データ等の可変データを記憶するト
   ラッキングメモリとを有した一対の制御装置からなり、
   この一対の制御装置のうちの稼働側に指定された制御装
   置のＣＰＵモジュールによって外部から入力されるデー
   タを規定周期で読込んで所定の演算処理を実行すると共
   に、前記トラッキングメモリの記憶内容を待機側に指定
   された制御装置のトラッキングメモリに転送し、稼働側
   に指定された制御装置に異常が生じた場合に、前記入力
   データに対する処理を待機側に指定された制御装置で行
   う二重化システムにおいて、 前記各制御装置のトラッキングメモリをデュアルポート
   メモリで構成し、かつこの各デュアルポートメモリどう
   しをメモリバスで接続し、前記稼働側に指定されたＣＰ
   Ｕモジュールが前記可変データを自己のトラッキングメ
   モリおよび待機側に指定された制御装置のトラッキング
   メモリに同時に書込むことを特徴とする二重化システム
   。