JPS58127254A - 制御装置のデ−タ検証方式 - Google Patents
制御装置のデ−タ検証方式Info
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- JPS58127254A JPS58127254A JP57009270A JP927082A JPS58127254A JP S58127254 A JPS58127254 A JP S58127254A JP 57009270 A JP57009270 A JP 57009270A JP 927082 A JP927082 A JP 927082A JP S58127254 A JPS58127254 A JP S58127254A
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- JP
- Japan
- Prior art keywords
- data
- area
- memory
- transfer
- backup
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- Granted
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/1666—Error detection or correction of the data by redundancy in hardware where the redundant component is memory or memory area
- G06F11/167—Error detection by comparing the memory output
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Hardware Redundancy (AREA)
- Multi Processors (AREA)
- Safety Devices In Control Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、プロセス制御装置等の各種制御装置において
、データの転送を行なうｌＩＫ生ずるデータの誤〕有無
を検証する方式に関するものである。
、データの転送を行なうｌＩＫ生ずるデータの誤〕有無
を検証する方式に関するものである。
第１図は、か＼る制御装置の一例を示すブロック図であ
り、主□制御器ＭＣＫは、制御動作を行なう１イクロプ
ロセツサ等の主プロ竜ツｔ ＣＰ ＵＭを中心とし、デ
ータアクセス用のメモリＭＩｌ＆ｔ、入出力回路 Ｉｌ
ｏいデータ転送用のバッファメモリＢＭＭ、および、転
送データを一時蓄積するレジスタＲＯＭ等が配され、こ
れらは、母１１１ＨＭにより接続されておｐ１メモ９
ＭＩＣＭＭ内へ格納された命令に基づき、／モリＭΣＭ
Ｍへデータのアクセスを行ないながら、主プロセツサＣ
ＰＵＭが所定の制御動作を実行するものとなっている。
り、主□制御器ＭＣＫは、制御動作を行なう１イクロプ
ロセツサ等の主プロ竜ツｔ ＣＰ ＵＭを中心とし、デ
ータアクセス用のメモリＭＩｌ＆ｔ、入出力回路 Ｉｌ
ｏいデータ転送用のバッファメモリＢＭＭ、および、転
送データを一時蓄積するレジスタＲＯＭ等が配され、こ
れらは、母１１１ＨＭにより接続されておｐ１メモ９
ＭＩＣＭＭ内へ格納された命令に基づき、／モリＭΣＭ
Ｍへデータのアクセスを行ないながら、主プロセツサＣ
ＰＵＭが所定の制御動作を実行するものとなっている。
また、主制御器ＭＣと対応して切換＠Ｂｗが設けてあ夛
、この切換器ＳＷＫは、主制御器ＭＣの異常発生に応じ
て切換動作を行なうマイクロプロセッサ等の補助プロセ
ッサＣＰＵ５および、バッファメモリｎ−からデータの
転送を受ける補助メモリＲＡＭが設けであると共に、イ
ンターフェイス ！／、ｌ／ｒｂが設けてあシ、これを
介して主Ｆ＆ 制御器ＭＣと予備制御器ＢＣとのデータ授受および信号
授受を行なうものとなっている。
、この切換器ＳＷＫは、主制御器ＭＣの異常発生に応じ
て切換動作を行なうマイクロプロセッサ等の補助プロセ
ッサＣＰＵ５および、バッファメモリｎ−からデータの
転送を受ける補助メモリＲＡＭが設けであると共に、イ
ンターフェイス ！／、ｌ／ｒｂが設けてあシ、これを
介して主Ｆ＆ 制御器ＭＣと予備制御器ＢＣとのデータ授受および信号
授受を行なうものとなっている。
なお、主制御器ＭＣと対称的な構成を有する予備制御４
１器ＢＣには、切換器８Ｗの切換動作に応じ、主プロセ
ッサＣＰＵ−の制御動作を代行するマイクロプロセッサ
等の予備プロセッサＣＰ Ｕ ｙＡｓ補助メモリＲＡＭ
からデータの転送を受けるノくツクアツプメ篭りＭＩＭ
ｍ 、入出力回路”／ｇａｓ転送されて来るデータを
一時蓄積するレジスタ３１０１％転送するデータを格納
するためのバッファメモリＢＭｍ 等が設けられ、これ
らが母線ＢＨｉにより接続されている。
１器ＢＣには、切換器８Ｗの切換動作に応じ、主プロセ
ッサＣＰＵ−の制御動作を代行するマイクロプロセッサ
等の予備プロセッサＣＰ Ｕ ｙＡｓ補助メモリＲＡＭ
からデータの転送を受けるノくツクアツプメ篭りＭＩＭ
ｍ 、入出力回路”／ｇａｓ転送されて来るデータを
一時蓄積するレジスタ３１０１％転送するデータを格納
するためのバッファメモリＢＭｍ 等が設けられ、これ
らが母線ＢＨｉにより接続されている。
このほか、常時は主制御器ＭＣが制御動作を行ツ７アメ
モリＢＭＭ へ逐次転送され、更に、これの内容がすべ
て予備メ％！ＪＲＡＭへ逐次転送されるものとなってい
るため、バッファメモリ ＢＭＭの内容と補助メモリＲ
ＡＭの内容とは常時一致するものとなっている。
モリＢＭＭ へ逐次転送され、更に、これの内容がすべ
て予備メ％！ＪＲＡＭへ逐次転送されるものとなってい
るため、バッファメモリ ＢＭＭの内容と補助メモリＲ
ＡＭの内容とは常時一致するものとなっている。
このため、主制御器ＭＣが正常に制御動作を遂行中線、
予備制御器ＢＣが待機状態となっているが、若し、主制
御器ＭＣＫ異常を生ずれば、直ちに補助メモリＲＡＭの
内容がバンクアップメモリＭＥＭｍへ転送されると共に
、切換器８Ｗから代行開始の命令が与えられることによ
シ、予備プ四セッサＣＰＵ藤がバックアップメモリＭＩ
ＣＭｍの内容に応じ、主プロセツサＣＰＵＭの制御動作
を代行するものとなっている。
予備制御器ＢＣが待機状態となっているが、若し、主制
御器ＭＣＫ異常を生ずれば、直ちに補助メモリＲＡＭの
内容がバンクアップメモリＭＥＭｍへ転送されると共に
、切換器８Ｗから代行開始の命令が与えられることによ
シ、予備プ四セッサＣＰＵ藤がバックアップメモリＭＩ
ＣＭｍの内容に応じ、主プロセツサＣＰＵＭの制御動作
を代行するものとなっている。
すなわち、主プロセツサＣＰＵＭは、周期的に自己論断
動作を行なってお〕、若し、これの結果異常を検出すれ
ば、異常信号（ｃｏｓ） を送出するため、ＯＲゲート
ＧＭｔ−介してこれが切換器８Ｗへ与えられ、これに応
じて補助プロセッサＣＰＵ５が、補助メモリＲＡＭの内
容をバックアップメモリＭＥＭＢへ転送すると共に１予
備制御器ＢＣに対し代行開始の命令を送出する等の切換
動作を行なう。
動作を行なってお〕、若し、これの結果異常を検出すれ
ば、異常信号（ｃｏｓ） を送出するため、ＯＲゲート
ＧＭｔ−介してこれが切換器８Ｗへ与えられ、これに応
じて補助プロセッサＣＰＵ５が、補助メモリＲＡＭの内
容をバックアップメモリＭＥＭＢへ転送すると共に１予
備制御器ＢＣに対し代行開始の命令を送出する等の切換
動作を行なう。
なお、主プμセッ？ＣＰＵ５が自己診断も不可能となっ
たときは、図上省略した監視用タイマーがタイムアツプ
し、タイムアツプ信号（ＶＤＴ）′ｆｃ生ずる丸め、こ
れがＯＲグー）ＧＭ を介して切換器８Ｗへ与えられる
ことによシ、切換器８Ｗにおいて前述と同様の切換動作
が行なわれる。
たときは、図上省略した監視用タイマーがタイムアツプ
し、タイムアツプ信号（ＶＤＴ）′ｆｃ生ずる丸め、こ
れがＯＲグー）ＧＭ を介して切換器８Ｗへ与えられる
ことによシ、切換器８Ｗにおいて前述と同様の切換動作
が行なわれる。
ただし、予備制御器ＢＣにおいて制御動作を実行中も、
自己診断動作および監視用タイマーによる監視が行なわ
れていると共に、バックアップメモリＭＩＣＭｍの内容
を補助メモリＲＡＭへ転送する動作が行なわれておシ、
異常を生ずれば、異常信号（ｃｏｔ）ｔたはタイムアツ
プ信号（ＶＤＴ）がＯＲグー）Ｇｌを介して切換器８Ｗ
へ与えられる丸め、この場合は、予備プロセッサＣＰＵ
５の動作を主プロセツｔｃＰＵｍが代行するものとなる
。
自己診断動作および監視用タイマーによる監視が行なわ
れていると共に、バックアップメモリＭＩＣＭｍの内容
を補助メモリＲＡＭへ転送する動作が行なわれておシ、
異常を生ずれば、異常信号（ｃｏｔ）ｔたはタイムアツ
プ信号（ＶＤＴ）がＯＲグー）Ｇｌを介して切換器８Ｗ
へ与えられる丸め、この場合は、予備プロセッサＣＰＵ
５の動作を主プロセツｔｃＰＵｍが代行するものとなる
。
このほか、実際の装置構成上は、複数の主制御＠ＭＣお
よび、これと対応する切換器８Ｗが設けられるのに対し
、予備制御器ＢＣは１台のみが設けられるものとなって
おり、予備制御器ＢＣは、複数の主制御器ＭＣ中のいず
れかの異常発生に応じ、共通に用いられるものとなって
いる。
よび、これと対応する切換器８Ｗが設けられるのに対し
、予備制御器ＢＣは１台のみが設けられるものとなって
おり、予備制御器ＢＣは、複数の主制御器ＭＣ中のいず
れかの異常発生に応じ、共通に用いられるものとなって
いる。
したがって、第１図の構成によれば、いずれかの主制御
器ＭＣに異常を生ずれは、直ちに予備制御器ＢＣが制御
動作を代行するため、全装置としての高信頼性か得られ
る。
器ＭＣに異常を生ずれは、直ちに予備制御器ＢＣが制御
動作を代行するため、全装置としての高信頼性か得られ
る。
シカシ、バッファメモリＢＭＷへデータが転送される際
、誤シを生ずることがあシ、これをそのま＼補助メモ’
）ＲＡＭへ転送し、更に異常の発生に応じてバックアッ
プメモリＭＫＭｍへ転送すれば、誤ったデータがバック
アップメモリＭＩｉＭｍへ格納されるものとなシ、これ
に基づく予備プロ竜ツすＣＰＵ５の制御動作にＷＡｐを
生ずる欠点が存在している。
、誤シを生ずることがあシ、これをそのま＼補助メモ’
）ＲＡＭへ転送し、更に異常の発生に応じてバックアッ
プメモリＭＫＭｍへ転送すれば、誤ったデータがバック
アップメモリＭＩｉＭｍへ格納されるものとなシ、これ
に基づく予備プロ竜ツすＣＰＵ５の制御動作にＷＡｐを
生ずる欠点が存在している。
本発明は従来のか＼る欠点ｔ−根本的に解消する目的を
有し、バッファメモリおよび補助メモリの余剰エリヤへ
検証エリヤを設け、データエリヤへのデータ格納に際し
てデータの少くとも一部を検証エリヤにも格納し、これ
らが補助メモリへ転送された後に、検証エリヤへ格納さ
れたデータと、これと対応するデータエリヤのデータと
を比較し、この結果が一致した−ときにのみ、切換動作
によるデータの転送をバックアップメモリに対して行な
う−のとした極めて効果的な制御装置のデータ検証方式
を提供するものである。
有し、バッファメモリおよび補助メモリの余剰エリヤへ
検証エリヤを設け、データエリヤへのデータ格納に際し
てデータの少くとも一部を検証エリヤにも格納し、これ
らが補助メモリへ転送された後に、検証エリヤへ格納さ
れたデータと、これと対応するデータエリヤのデータと
を比較し、この結果が一致した−ときにのみ、切換動作
によるデータの転送をバックアップメモリに対して行な
う−のとした極めて効果的な制御装置のデータ検証方式
を提供するものである。
以下、実施例を示す第２図によル本発明の詳細な説明す
る。
る。
第２図は、バッファメモリＢＭｈ＊のデータ格納状況を
示す図であシ、データの転送周期が反復されるのに応じ
、データの格納状況が囚から［有］へと変化するものと
なっている。
示す図であシ、データの転送周期が反復されるのに応じ
、データの格納状況が囚から［有］へと変化するものと
なっている。
ｆｉｂら、同図においては、バッファメモリ１１Ｍｍの
アドレス（ムＤ）ｔ、検証エリヤＣムおよびデータエリ
ヤロムへ分割し、転送周期毎にデータエリヤロムのアド
レスｔ８〜ｔｓｎに対し、データＩ）ａ１〜Ｄａ＠ｎｘ
Ｄｂｌ〜Ｄｂｍｎｓ Ｄｃｔ〜Ｄｅａｎ、Ｄｄｌ〜Ｄ
ｄ＠ｎｔ内各更新のうえ逐内絡更新ると共に、（２）に
おいては、データＩ）ａｔ−Ｉ）ａｓｎ中の第１ブロツ
クＢｌのデータＤａ、〜Ｉ）ａｎｔ”検証エリヤＣＡＯ
アドレＡＫ＋１〜Ｋ 十ｎへ同時に格納し、（９）にお
いてはデータＤｂｔ〜Ｄｂ・ユ中の第２ブロツクＢｌの
データＤｂｎ＋ｔ＝ Ｄｂ＊ｎを検証エリヤＣＡへ内容
を更新のうえ同時に格納し、（ロ）においては、データ
Ｄｃ、 ％ｐｃｓｎ中の第３ブロツクＢｓのデータＤ（
ｊ＠ｉｌ＋１〜ｐｃｉｎを検証エリヤＣＡへ内容を更新
のうえ同時に格納し、（ロ）においては、データＤｄｘ
〜Ｄｄｓｎ中の第１ブロックＢ、のデータＤｄｌ〜Ｄｄ
ｎを検証エリヤＣＡへ内ａｔ更新のうえ同時に格納して
おシ、検証エリヤＣムへ格、納するデータのブロック′
ｋＩＸ１ブロックＢ工伽第３ブロックＢ、へ、更に第１
ブロツクＢｌへと変化式せ、これを反復するものとなっ
ている。
アドレス（ムＤ）ｔ、検証エリヤＣムおよびデータエリ
ヤロムへ分割し、転送周期毎にデータエリヤロムのアド
レスｔ８〜ｔｓｎに対し、データＩ）ａ１〜Ｄａ＠ｎｘ
Ｄｂｌ〜Ｄｂｍｎｓ Ｄｃｔ〜Ｄｅａｎ、Ｄｄｌ〜Ｄ
ｄ＠ｎｔ内各更新のうえ逐内絡更新ると共に、（２）に
おいては、データＩ）ａｔ−Ｉ）ａｓｎ中の第１ブロツ
クＢｌのデータＤａ、〜Ｉ）ａｎｔ”検証エリヤＣＡＯ
アドレＡＫ＋１〜Ｋ 十ｎへ同時に格納し、（９）にお
いてはデータＤｂｔ〜Ｄｂ・ユ中の第２ブロツクＢｌの
データＤｂｎ＋ｔ＝ Ｄｂ＊ｎを検証エリヤＣＡへ内容
を更新のうえ同時に格納し、（ロ）においては、データ
Ｄｃ、 ％ｐｃｓｎ中の第３ブロツクＢｓのデータＤ（
ｊ＠ｉｌ＋１〜ｐｃｉｎを検証エリヤＣＡへ内容を更新
のうえ同時に格納し、（ロ）においては、データＤｄｘ
〜Ｄｄｓｎ中の第１ブロックＢ、のデータＤｄｌ〜Ｄｄ
ｎを検証エリヤＣＡへ内ａｔ更新のうえ同時に格納して
おシ、検証エリヤＣムへ格、納するデータのブロック′
ｋＩＸ１ブロックＢ工伽第３ブロックＢ、へ、更に第１
ブロツクＢｌへと変化式せ、これを反復するものとなっ
ている。
このため、バッファメモリＢＭＭ の内容をすべて、第
２図と同様の補助メモＩＪＲＡＭへ転送のうえ、検証エ
リヤＣＡのデータと、データエリヤＤＡＫ＄け・る検セ
エリャＣＡのデータと対応するデータとを比較すれば、
両者の一致によ）、データの誤ｐが確率的に無いことが
検証できる一方、両者の不一致によシ、データに誤りの
生じていることが検証できる。
２図と同様の補助メモＩＪＲＡＭへ転送のうえ、検証エ
リヤＣＡのデータと、データエリヤＤＡＫ＄け・る検セ
エリャＣＡのデータと対応するデータとを比較すれば、
両者の一致によ）、データの誤ｐが確率的に無いことが
検証できる一方、両者の不一致によシ、データに誤りの
生じていることが検証できる。
なお、第２図のとお）、比較時に、検証エリヤＣムへ格
納されているデータが、データエリヤロムのいずれへ格
納されているデータと対応するかを示すため、各ブロッ
クＢＬ””’ＩＩＩにおける先頭データのアドレスＡＸ
ｓ Ｌｎ＋１ ｓ ｚｓｎ＋を等を１検証エリヤＣム
と隣接するアドレスにへ同時に格納するものとしである
。
納されているデータが、データエリヤロムのいずれへ格
納されているデータと対応するかを示すため、各ブロッ
クＢＬ””’ＩＩＩにおける先頭データのアドレスＡＸ
ｓ Ｌｎ＋１ ｓ ｚｓｎ＋を等を１検証エリヤＣム
と隣接するアドレスにへ同時に格納するものとしである
。
また、補助プロセラすＣＰＵＩにおいて上述の比較を行
なったうえ、この情報を保持するものとし、 ′異常
信号（ＣＯＳ）またはタイムアツプ信号（ＷＤＴ ）が
与えられたとき、比較結果が一致し九と亀にのみ、補助
メモリＲＡＭ におけるデータエリヤの内容をバックア
ップメモリＭＫＭｍへ転送すゐものとすれば、バックア
ップメモリＭＩＣＭｍへ誤つ九データが格納されること
はなく、予備プロセッサＣＰＵ勝が誤った制御動作を開
始することが阻止される。
なったうえ、この情報を保持するものとし、 ′異常
信号（ＣＯＳ）またはタイムアツプ信号（ＷＤＴ ）が
与えられたとき、比較結果が一致し九と亀にのみ、補助
メモリＲＡＭ におけるデータエリヤの内容をバックア
ップメモリＭＫＭｍへ転送すゐものとすれば、バックア
ップメモリＭＩＣＭｍへ誤つ九データが格納されること
はなく、予備プロセッサＣＰＵ勝が誤った制御動作を開
始することが阻止される。
たソし、検証エリヤＣムへ格納するデータは、データエ
リヤロムへ格納返れるデータの少くとも一部であればよ
いが、条件に応じてデータエリヤＤＡのデータをすべて
検証エリヤＣムへ格納してもよく、検証エリヤＣムは、
バッファメモリＩＭＭの余剰エリヤであれば、いずれへ
設けても同様であり、種々の変形が自在である。
リヤロムへ格納返れるデータの少くとも一部であればよ
いが、条件に応じてデータエリヤＤＡのデータをすべて
検証エリヤＣムへ格納してもよく、検証エリヤＣムは、
バッファメモリＩＭＭの余剰エリヤであれば、いずれへ
設けても同様であり、種々の変形が自在である。
以上の説明によ）明らかなとお９本発１ｊｊＫよれば、
％に部品の増設勢を行なわず、転送データの誤シ有無が
確実に検証できるため、データの転送を行なう各種の制
御装置において馴著な効果を呈する。
％に部品の増設勢を行なわず、転送データの誤シ有無が
確実に検証できるため、データの転送を行なう各種の制
御装置において馴著な効果を呈する。
第１図は制御装置の一例を示すブロック図、籐２図はバ
ッファメモリのデータ格納状況を示す図である。 ＭＣ・・・・主制御器、ＳＷ・・・・切換器、ＢＣ・・
・・予備制御器、ＣＰＵＩ拳・・―主プロセツす、ＣＰ
Ｕ、・・・・補助プロセッサ％ ＣＰＵＩ・・・−予備
プロセッサ、ＭＩＭＭ・・・・メモり、ＲＡＭ−拳・・
補助メモリ、ＭＩＭＭ・・・・バックアップメモリ、ｎ
−ｎ−１Ｉ ＠ ＠ ＊ ＠パッ７アメモリ、ＣＡ ・
・・拳検証エリヤ、ＤＡ ・・・・データエリヤｓ
Ｄａｘ−Ｄａ＠ｎｓ Ｄｂｌ−Ｄｂｓｎｘ Ｄｃｘ
”’Ｄｃｓｎ ｓ Ｄｄｔ〜Ｄｄｓｎ ・拳・・デー
タ。 特許出−人 山武ハネウェル株式会社代 理 人
山 川 政 樹（ほか１名）第１ＩＩ 第２図 （＾ｌ １１１１ １ｃＩ
（ＤＩ第１頁の続き ０発 明 者 富田保雄 東京都大田区西六郷４丁目２８番 １号山武ハネウェル株式会社蒲 国王場内 ０発 明 者 阿部徹 東京都大田区西六郷４丁目２鑵 １号山武ハネウェル株式会社蒲 国王場内 ０発 明 者 真貝厚 東京都大田区西六郷４丁目２８番 １号山武ハネウェル株式会社蒲 田工場内
ッファメモリのデータ格納状況を示す図である。 ＭＣ・・・・主制御器、ＳＷ・・・・切換器、ＢＣ・・
・・予備制御器、ＣＰＵＩ拳・・―主プロセツす、ＣＰ
Ｕ、・・・・補助プロセッサ％ ＣＰＵＩ・・・−予備
プロセッサ、ＭＩＭＭ・・・・メモり、ＲＡＭ−拳・・
補助メモリ、ＭＩＭＭ・・・・バックアップメモリ、ｎ
−ｎ−１Ｉ ＠ ＠ ＊ ＠パッ７アメモリ、ＣＡ ・
・・拳検証エリヤ、ＤＡ ・・・・データエリヤｓ
Ｄａｘ−Ｄａ＠ｎｓ Ｄｂｌ−Ｄｂｓｎｘ Ｄｃｘ
”’Ｄｃｓｎ ｓ Ｄｄｔ〜Ｄｄｓｎ ・拳・・デー
タ。 特許出−人 山武ハネウェル株式会社代 理 人
山 川 政 樹（ほか１名）第１ＩＩ 第２図 （＾ｌ １１１１ １ｃＩ
（ＤＩ第１頁の続き ０発 明 者 富田保雄 東京都大田区西六郷４丁目２８番 １号山武ハネウェル株式会社蒲 国王場内 ０発 明 者 阿部徹 東京都大田区西六郷４丁目２鑵 １号山武ハネウェル株式会社蒲 国王場内 ０発 明 者 真貝厚 東京都大田区西六郷４丁目２８番 １号山武ハネウェル株式会社蒲 田工場内
Claims (1)
- 制御動作を行危う主プロセツサおよびデータアクセス用
のメモリならびにデータ転送用のバックアメモリを備え
る主制御器と、鋏主制御器の異常発生°に応じて切換動
作を行なう補助プロセッサおよび前記パックアメモリか
らデータの転送を受ける補助メモリを備える切換器と、
該切換器の切換動作に応じて前記主プロセツサの制御動
作を代行する予備プロセッサおよび前記補助メモリから
データの転送を受けるバックアップメモリを備える予備
制御器とからなる制御装置において、前記バッファメモ
リおよびバックアップメモリへ検証エリアを設け、転送
データを前記バッファメモリのデータエリヤへ格納する
際、前記転送データの少くとも一部を前記検証エリヤへ
格納し、前記データエリヤおよび検証エリヤのデータが
前記補助メモリへ転送されてから、前記データエリヤに
おける前記検証エリヤのデータと対応するデータと皺検
証エリヤのデータとを比較し、該比較結果の一致に応じ
゛てデータにａｈの無いことを検証するものとし大こと
を特徴とする制御装置のデータ検証方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57009270A JPS58127254A (ja) | 1982-01-23 | 1982-01-23 | 制御装置のデ−タ検証方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57009270A JPS58127254A (ja) | 1982-01-23 | 1982-01-23 | 制御装置のデ−タ検証方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58127254A true JPS58127254A (ja) | 1983-07-29 |
| JPS6218059B2 JPS6218059B2 (ja) | 1987-04-21 |
Family
ID=11715755
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57009270A Granted JPS58127254A (ja) | 1982-01-23 | 1982-01-23 | 制御装置のデ−タ検証方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58127254A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60157643A (ja) * | 1984-01-26 | 1985-08-17 | Yokogawa Hokushin Electric Corp | 二重化計算機 |
| JP2011024287A (ja) * | 2009-07-13 | 2011-02-03 | Toshiba Mitsubishi-Electric Industrial System Corp | 電力変換装置 |
-
1982
- 1982-01-23 JP JP57009270A patent/JPS58127254A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60157643A (ja) * | 1984-01-26 | 1985-08-17 | Yokogawa Hokushin Electric Corp | 二重化計算機 |
| JP2011024287A (ja) * | 2009-07-13 | 2011-02-03 | Toshiba Mitsubishi-Electric Industrial System Corp | 電力変換装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6218059B2 (ja) | 1987-04-21 |
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