JPS59188757A - アドレス記憶制御装置 - Google Patents
アドレス記憶制御装置Info
- Publication number
- JPS59188757A JPS59188757A JP58061765A JP6176583A JPS59188757A JP S59188757 A JPS59188757 A JP S59188757A JP 58061765 A JP58061765 A JP 58061765A JP 6176583 A JP6176583 A JP 6176583A JP S59188757 A JPS59188757 A JP S59188757A
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- Japan
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Preventing errors by testing or debugging software
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
ａ０発明の技術分野
本発明は、情報処理装置における命令語のアドレスの履
歴記憶制御に関するものである。
歴記憶制御に関するものである。
ｂ、技術の背景
情報処理装置においては、プログラムの動きを知る為に
、プログラムを構成している命令語の記憶装置上でのア
ドレスをトレースメモリに記憶していた。
、プログラムを構成している命令語の記憶装置上でのア
ドレスをトレースメモリに記憶していた。
Ｃ４従来技術と問題点
しかし々から、ある情報処理装置で笑行されるプログラ
ムが別のシステムと交信し、相手システムからの応答金
持ったシ、相手システムからの応答によシハード的な条
件が整うまで待ったシする状態では、プログラムはルー
プに陥る。
ムが別のシステムと交信し、相手システムからの応答金
持ったシ、相手システムからの応答によシハード的な条
件が整うまで待ったシする状態では、プログラムはルー
プに陥る。
このような場合、例えば相手システムからの応答が遅れ
、ループの時間が長くなると、ループの命令語のアドレ
スだけでトレースメモリがいつはいになってしまう。そ
して、必要な命令語のアドレスが記憶できなくなってし
まう。
、ループの時間が長くなると、ループの命令語のアドレ
スだけでトレースメモリがいつはいになってしまう。そ
して、必要な命令語のアドレスが記憶できなくなってし
まう。
ｄ９発明の目的
そこで本発明では、プログラムがループに陥ると、トレ
ースメモリへ命令語のアドレスを記憶するのを一旦中止
し、ループが終了すると再度トレースメモリへ命令語の
アドレスを記憶することによ多、トレースメモリへ余計
な命令語のアドレスが記憶されることを防止しようとす
るものである。
ースメモリへ命令語のアドレスを記憶するのを一旦中止
し、ループが終了すると再度トレースメモリへ命令語の
アドレスを記憶することによ多、トレースメモリへ余計
な命令語のアドレスが記憶されることを防止しようとす
るものである。
ｅ１発明の構成
そのため本発明は、プログラムを構成する命令語のアド
レスを記憶するトレースメモリの記憶素子を変更しなが
ら、前記変更された記憶素子に前記アドレスを記憶する
情報処理装置のアドレス記憶制御装置において、比較ア
ドレスを記憶する第一記憶手段、第二記憶手段と、前記
トレースメモリに記憶されようとするアドレスと、前記
第一記憶手段、前記第二記憶手段に記憶された比較アド
レスと全比較する比較手段と、前記記憶されようとする
アドレスと、前記第−記悼手段に記憶された比較アドレ
スとが一致すると、前記トレースメモリの動作を中断し
、前記記憶されようとするアドレスと前記第二記憶手段
に記憶された比較アドレスとが一致すると、前記トレー
スメモリの塑作を再開する手段とを設けたことを特徴と
するアドレス記憶制御装置を提案する。
レスを記憶するトレースメモリの記憶素子を変更しなが
ら、前記変更された記憶素子に前記アドレスを記憶する
情報処理装置のアドレス記憶制御装置において、比較ア
ドレスを記憶する第一記憶手段、第二記憶手段と、前記
トレースメモリに記憶されようとするアドレスと、前記
第一記憶手段、前記第二記憶手段に記憶された比較アド
レスと全比較する比較手段と、前記記憶されようとする
アドレスと、前記第−記悼手段に記憶された比較アドレ
スとが一致すると、前記トレースメモリの動作を中断し
、前記記憶されようとするアドレスと前記第二記憶手段
に記憶された比較アドレスとが一致すると、前記トレー
スメモリの塑作を再開する手段とを設けたことを特徴と
するアドレス記憶制御装置を提案する。
ｆ８発明の実施例
第１図は本発明の一実施例であるアドレス記憶制御装置
を示し、ｌはアドレスレジスタ、２はトレースメモ’）
、３１ ４＋ ５１ ６ｕ比較アドレスレジスタ、７
，８，９．１０は比較回路、１１はクロックストップフ
リップ７０ノア’、１２はトレースアドレスレジスタ、
１３．１４はＯＲゲート、１５．１６はＡＮＤゲートを
それぞれ示す。比較アドレスレジスタ及び比較回路は、
ＯＲゲート１３゜１４に多数接続されている。
を示し、ｌはアドレスレジスタ、２はトレースメモ’）
、３１ ４＋ ５１ ６ｕ比較アドレスレジスタ、７
，８，９．１０は比較回路、１１はクロックストップフ
リップ７０ノア’、１２はトレースアドレスレジスタ、
１３．１４はＯＲゲート、１５．１６はＡＮＤゲートを
それぞれ示す。比較アドレスレジスタ及び比較回路は、
ＯＲゲート１３゜１４に多数接続されている。
第２図は、第１図のアドレス記憶制御装置の応用例であ
り、あるプログラムにおける命令語のアドレスの動きを
示す。又、第２図″Ａ”→″′Ａ＋１°“→”Ａ＋２”
→”Ａ＋３°゛→″′Ａ″はループを示し、本例ではル
ープの時間は非常に長いものとする。
り、あるプログラムにおける命令語のアドレスの動きを
示す。又、第２図″Ａ”→″′Ａ＋１°“→”Ａ＋２”
→”Ａ＋３°゛→″′Ａ″はループを示し、本例ではル
ープの時間は非常に長いものとする。
第１図のアドレス記憶制御装置の動作は以下の通ｖであ
る。中央処理装置よシ一旦アドレスレジスタ１に記憶さ
れたアドレスを、トレースメモリ２に記憶する場合は、
トレースアドレスレジスタ１２で指定されたトレースメ
モリ２の記憶素子にアドレス全書き込む。又、トレース
アドレスレジスタ１２はクロックパルスが入力されるご
とに更新される。比較回路７〜１０は、トレースメモリ
２に記憶されようとするアドレス（アドレスレジスタ１
に記憶されている〕と、比較アドレスレジスタ３〜６に
記憶されたアドレスを比較する。そして、比較回路７〜
１０は一致が取れればｌ″を、さもなくば０”を出力す
る。クロックストップフリップ７０ソゲ１１の出力は通
常ＩＩＩＩ＋である。クロックストップフリップフロッ
プ１１は、ＯＲゲート１３から１”、ＯＲケート１４か
ら０“を受けると出力を反転し０′′とする。そして、
ＯＲゲート１３から°’０”、ＯＲグートエ４から１”
を受けるまではＯＩ＋を出力し、ＯＲケート１３から０
”。
る。中央処理装置よシ一旦アドレスレジスタ１に記憶さ
れたアドレスを、トレースメモリ２に記憶する場合は、
トレースアドレスレジスタ１２で指定されたトレースメ
モリ２の記憶素子にアドレス全書き込む。又、トレース
アドレスレジスタ１２はクロックパルスが入力されるご
とに更新される。比較回路７〜１０は、トレースメモリ
２に記憶されようとするアドレス（アドレスレジスタ１
に記憶されている〕と、比較アドレスレジスタ３〜６に
記憶されたアドレスを比較する。そして、比較回路７〜
１０は一致が取れればｌ″を、さもなくば０”を出力す
る。クロックストップフリップ７０ソゲ１１の出力は通
常ＩＩＩＩ＋である。クロックストップフリップフロッ
プ１１は、ＯＲゲート１３から１”、ＯＲケート１４か
ら０“を受けると出力を反転し０′′とする。そして、
ＯＲゲート１３から°’０”、ＯＲグートエ４から１”
を受けるまではＯＩ＋を出力し、ＯＲケート１３から０
”。
ＯＲゲート１４から１′”ｔｌ”３ｅけると再び出力を
反転し１”とする。ＡＮＤケート１５ではクロックスト
ップフリップ７０ツ１１１からの信号と、クロックパル
スの制御信号（例えば、障害が発生し、クロックパルス
を止め、装置内の状態を知シたいような場合は０″、さ
もなくば１″）との積がとられる。ＡＮＤゲート１６で
は、クロックパルスとＡＮＤゲート１５からの信号との
積がとられる。
反転し１”とする。ＡＮＤケート１５ではクロックスト
ップフリップ７０ツ１１１からの信号と、クロックパル
スの制御信号（例えば、障害が発生し、クロックパルス
を止め、装置内の状態を知シたいような場合は０″、さ
もなくば１″）との積がとられる。ＡＮＤゲート１６で
は、クロックパルスとＡＮＤゲート１５からの信号との
積がとられる。
ＡＮＤゲート１５が、ＡＮＤゲート１６に′０″を出力
すると、クロックパルスがトレースアドレスレジスタに
出力されず、トレースアドレスレジスタ１２はアドレス
を更新しない。
すると、クロックパルスがトレースアドレスレジスタに
出力されず、トレースアドレスレジスタ１２はアドレス
を更新しない。
今、このアドレス記憶制御装置で、第２図に示すプログ
ラムの命令語のアドレスのうち、トレースメモリ２にｌ
Ａ 、 ′ｌから”Ｂ＋ｎ” ｋ記憶したいとする
。ところが、普通に記憶するとループの時間が長いため
、トレースメモリ２はＡ７１→”Ａ＋１”→”Ａ＋２”
→”Ａ ＋３ ’→″Ａ″というアドレスの繰シ返しで
、いっばいになってしまう。
ラムの命令語のアドレスのうち、トレースメモリ２にｌ
Ａ 、 ′ｌから”Ｂ＋ｎ” ｋ記憶したいとする
。ところが、普通に記憶するとループの時間が長いため
、トレースメモリ２はＡ７１→”Ａ＋１”→”Ａ＋２”
→”Ａ ＋３ ’→″Ａ″というアドレスの繰シ返しで
、いっばいになってしまう。
そこで、比較アドレスレジスタ３にＡ１比較アドレスレ
ジスタ５にＢを記憶する。トレースメモリ２に記憶され
ようとするアドレス（アドレスレジスタ１に記憶されて
いるアドレス）Ａ−ｎ″。
ジスタ５にＢを記憶する。トレースメモリ２に記憶され
ようとするアドレス（アドレスレジスタ１に記憶されて
いるアドレス）Ａ−ｎ″。
”Ａ ｎ＋１”、 Ａ−１” は、トレースア
ドレスレジスタ１２で指定されたトレースメモリ２の記
憶素子に書き込まれる。そしてアドレスレジスタ１に”
Ａ”が記憶されると、比較回路７は１″を出力する。比
較回路８〜１０からの出力はＯ”であるため、クロック
ストップフリップフロップ１１の出力は０″となる。従
って、クロックパルスがトレースアドレスレジスタ１２
に入力されず、トレースメモリ２へＡ″は記憶された後
、トレースアドレスレジスタ１２は更新されないので、
ループの命令語のアドレスは”Ａ”が記憶された記憶素
子と同一記憶素子に記憶される。或いはさらにトレース
メモリ２への書込みも停止してもよい。
ドレスレジスタ１２で指定されたトレースメモリ２の記
憶素子に書き込まれる。そしてアドレスレジスタ１に”
Ａ”が記憶されると、比較回路７は１″を出力する。比
較回路８〜１０からの出力はＯ”であるため、クロック
ストップフリップフロップ１１の出力は０″となる。従
って、クロックパルスがトレースアドレスレジスタ１２
に入力されず、トレースメモリ２へＡ″は記憶された後
、トレースアドレスレジスタ１２は更新されないので、
ループの命令語のアドレスは”Ａ”が記憶された記憶素
子と同一記憶素子に記憶される。或いはさらにトレース
メモリ２への書込みも停止してもよい。
ループが終了し、アドレスレジスタＩＶＣＢが記憶され
ると、比較回路９は１”を出力する。比較回路７，８の
出力は０″であるため、クロックストップフリップ７０
ノブ１１の出力はＡ′″となる０ＡＮＤゲート１５へ入
力されるクロックパルス制御信号が１”であれば、トレ
ースアドレスレジスタ１２にクロックパルスが入力され
、トレースアドレスレジスタ１２が更新されトレースメ
モリ、２の記憶素子が更新されながら、アドレスの記憶
が再度開始される。又、ループ状態が多数あれば、ルー
プに陥る際のアドレス、及びループ終了の際のアドレス
を、他の比較アドレスレジスタに記憶すればよい。
ると、比較回路９は１”を出力する。比較回路７，８の
出力は０″であるため、クロックストップフリップ７０
ノブ１１の出力はＡ′″となる０ＡＮＤゲート１５へ入
力されるクロックパルス制御信号が１”であれば、トレ
ースアドレスレジスタ１２にクロックパルスが入力され
、トレースアドレスレジスタ１２が更新されトレースメ
モリ、２の記憶素子が更新されながら、アドレスの記憶
が再度開始される。又、ループ状態が多数あれば、ルー
プに陥る際のアドレス、及びループ終了の際のアドレス
を、他の比較アドレスレジスタに記憶すればよい。
ｇ０発明の効果
本発明によれば、グログラムのループによシ、トレース
メモリに同一の命令語のアドレスが繰り返し記憶されず
、必要なアドレスを有効に記憶することができる。
メモリに同一の命令語のアドレスが繰り返し記憶されず
、必要なアドレスを有効に記憶することができる。
第１図は本発明の一実施例であるアドレス記憶制御装置
を示し、１はアドレスレジスタ、２はトレースメモリ、
３，４，５．６は比較アドレスレジスタ、７． ８．
９． １０は比較回路、１１はクロックストップフリッ
プフロップ、１２はトレースアドレスレジスタ、１３．
１４はＯＲゲート、１５．１６はＡＮＤゲートヲそれぞ
れ示す。 第２図は、第１図のアドレス記憶制御装置の応用例であ
シ、あるプログラムにおける命令語のアドレスの動きを
示す。
を示し、１はアドレスレジスタ、２はトレースメモリ、
３，４，５．６は比較アドレスレジスタ、７． ８．
９． １０は比較回路、１１はクロックストップフリッ
プフロップ、１２はトレースアドレスレジスタ、１３．
１４はＯＲゲート、１５．１６はＡＮＤゲートヲそれぞ
れ示す。 第２図は、第１図のアドレス記憶制御装置の応用例であ
シ、あるプログラムにおける命令語のアドレスの動きを
示す。
Claims (1)
- プログラムを構成する命令語のアドレスを記憶するトレ
ースメモリの記憶素子を変更しながら、前記変更された
記憶素子に前記アドレスを記憶する情報処理装置のアド
レス記憶制御装置において、比較アドレスを記憶する第
一記憶手段、第二記憶手段と、前記トレースメモリの記
憶素子に記憶されようとするアドレスと前記第一記憶手
段、前記第二記憶手段に記憶された比較アドレスとを比
較する比較手段と、前記記憶されようとするアドレスと
前記第一記憶手段に記憶された比較アドレスとが一致す
ると、前記トレースメモリの動作を中断し、前記記憶さ
れようとするアドレスと、前記第二記憶手段に記憶され
たアドレスとが一致すると、前記トレースメモリの動作
を再開する手段を設けたことを特徴とするアドレス記憶
制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58061765A JPS59188757A (ja) | 1983-04-08 | 1983-04-08 | アドレス記憶制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58061765A JPS59188757A (ja) | 1983-04-08 | 1983-04-08 | アドレス記憶制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59188757A true JPS59188757A (ja) | 1984-10-26 |
Family
ID=13180542
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58061765A Pending JPS59188757A (ja) | 1983-04-08 | 1983-04-08 | アドレス記憶制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59188757A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6244848A (ja) * | 1985-08-23 | 1987-02-26 | Hitachi Electronics Eng Co Ltd | コンピユ−タプログラムトレ−サにおける記録情報圧縮装置 |
| JPS62111334A (ja) * | 1985-11-11 | 1987-05-22 | Hitachi Electronics Eng Co Ltd | コンピユ−タプログラムトレ−サにおける記録情報圧縮装置 |
-
1983
- 1983-04-08 JP JP58061765A patent/JPS59188757A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6244848A (ja) * | 1985-08-23 | 1987-02-26 | Hitachi Electronics Eng Co Ltd | コンピユ−タプログラムトレ−サにおける記録情報圧縮装置 |
| JPS62111334A (ja) * | 1985-11-11 | 1987-05-22 | Hitachi Electronics Eng Co Ltd | コンピユ−タプログラムトレ−サにおける記録情報圧縮装置 |
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