JPH03184135A - データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明はデータ処理装置に関し、特にマイクロプログラ
ムにより制御されるデータ処理装置のトレース処理に関
する。

従来技術 従来、この種のデータ処理装置では、実行したマイクロ
プログラムの情報、例えばマイクロアドレス、特定のレ
ジスタ内のデータをトレーサ記憶に格納しておき、デパ
ック処理の際にこれを読出して使用していた。その場合
、トレーサ記憶の記憶領域は循環させて使用していた。

つまり、トレーサ記憶の先頭アドレスから順にトレース
を行い、最終アドレスに達すると、再び先頭アドレスに
戻り、トレースを続けるという方式が採用されていたの
である。

しかし、上述した従来のデータ処理装置では、トレーサ
記憶のみを使用してトレースする方式となっているので
トレース情報が小容量しか格納できず、また短時間しか
情報が残っていないという欠点があった。

特に、マイクロプログラムのデパック処理においては、
トレーサ記憶の容量が小さい場合には、その動作確認が
困難になることがあるという欠点があった。

発明の目的 本発明は上述した従来の欠点を解決するためになされた
ものであり、その目的はマイクロプログラムのデパック
処理に有用なトレース情報を得ることができるデータ処
理装置を提供することである。

発明の構成 本発明によるデータ処理装置は、プログラムの実行シー
ケンスに応じてその履歴を順にトレースするトレース記
憶手段を含むデータ処理装置であって、前記トレース記
憶手段が満状態になったとき前記トレース記憶手段のト
レース動作を停止する動作停止手段と、このトレース動
作の停止に応答して前記トレース記憶手段のトレース内
容を読出す読出し手段と、前記読出し手段によって読出
されたトレース内容を記憶保持する記憶手段と、前記記
憶手段への記憶保持動作が完了したとき前記トレース記
憶手段のトレース動作停止状態を解除する停止状態解除
手段とを有することを特徴とする。

実施例 以下、図面を用いて本発明の詳細な説明する。

第１図は本発明によるデータ処理装置の一実施例の主要
部の構成を示すブロック図である。

図において、本発明の一実施例によるデータ処理装置は
、トレーサ記憶１と、このトレーサ記憶１の書込みアド
レスを格納する書込みアドレスレジスタ２と、書込みデ
ータを格納する書込みデータレジスタ３と、トレーサ記
憶１の最終アドレスが予め格納されている最終アドレス
レジスタ４と、比較回路５と、トレース動作の停止状態
をマイクロプログラムの制御によって解除するトレーサ
制御回路６とマイクロプログラムのシーケンスをトラッ
プさせる割出し回路７と、トレーサ記憶１の読出しアド
レスを格納する読出しアドレスレジスタ８と、読出しデ
ータを格納する読出しデータレジスタ９とを含んで構成
されている。

かかる構成において、実行されたマイクロプログラムの
情報は一旦書込みデータレジスタ３に格納され、その後
、書込みアドレスレジスタ２に格納されている書込みア
ドレスによって、トレーサ記憶ｌ内に格納される。以下
、書込みアドレスレジスタ２の値はインクリメントされ
て行き、トレーサ記憶ｌにはマイクロアドレス等が順に
トレースされることとなる。書込みアドレスレジスタ２
内の値と最終アドレスレジスタ４内の値、すなわち書込
み最終アドレスとは、共に比較回路５に人力される。

比較回路５は、書込みアドレスレジスタ２の値と最終ア
ドレスレジスタ４の値とを比較し、両者が一致した場合
には、一致信号５０を出力する。

すなわち、トレーサ記憶１が容量−杯、つまり満状態に
なったか否かが判定されることとなる。

比較回路５より出力された一致信号５０はトレーサ制御
回路６に供給され、トレーサ記憶転送処理のためにトレ
ース動作を停止させる。また、トレーサ制御回路６は後
述するように、マイクロプログラムによって任意に指定
されるトレース起動信号により、トレーサ転送のための
プログラム抑止を解除する機能も有している。

一方、一致信号５０は割出し回路７にも供給される。割
出し回路７は一致信号５０を受取ると、現実行マイクロ
プログラムを予め定めておいた一定番地にトラップさせ
る。これにより、転送処理のシーケンスへと移行する。

また、転送処理終了後、マイクロプログラムの実行が再
開できるように、割出し回路７は次マイクロプログラム
のアドレスを戻り番地として格納しておく。

割出し匝路７によってトラップされた先ではマイクロプ
ログラムの制御の下、トレーサ記憶１から図示せぬ外部
記憶への転送処理が行われる。この場合、転送すべきト
レーサ記憶１内のデータについての読出しアドレスは、
マイクロプログラムにより、読出しアドレスレジスタ８
に対してｆモ意に指定することができるようになってい
る。読出しアドレスレジスタ８によって読出しアドレス
を指定されたデータは、トレーサ記憶１から順に読出さ
れ、読出しデータレジスタ９に格納される。

読出しデータレジスタ９のデータはマイクロプログラム
により任意に取出され、外部記憶への転送が行われる。

なお、外部記憶は半導体メモリの他、磁気ディスク装置
等を用いても良いが、その記憶容量は十分に大きくなけ
ればならない。

転送処理の終了後は実行抑止が解除され、再びトレーサ
記憶１内には実行マイクロプログラムの情報が順次格納
される。そして、容量が再び一杯になるまでトレース動
作が繰返される。

以上のようにして、実行マイクロプログラムに関する情
報を格納しているトレーサ記憶の格納容量が一杯になっ
たか否かを判断して、−杯ならばトラップをさせ、その
トラップ先において外部記憶への転送処理を行うことが
できるのである。

なお、最終アドレスレジスタの内容を書換えることによ
り、トレース情報の任意の部分のみを外部記憶に転送す
ることも可能である。

また、本実施例においては転送処理もマイクロプログラ
ムによってなされているが、その代りに同等の機能を有
するハードウェア（転送制御回路等）を用いても同様の
効果が得られることは明らかである。

発明の詳細 な説明したように本発明は、実行マイクロプログラムの
情報を順次格納するトレーサ記憶の格納容量が一杯にな
ったかどうかを判断し、−杯ならばトラップをさせ、そ
のトラップ先でトレーサ記憶の内容を外部記憶へ転送処
理するよう制御することにより、トレーサ記憶のみを用
いる従来の方式に比べ、より多くの情報を長時間格納し
ておくことができるという効果がある。特に、マイクロ
プログラムのデパック処理等においては、実行されたマ
イクロプログラムの経過を多ステップに亘って追うこと
ができるため、その動作確認が容易になるという効果が
ある。

【図面の簡単な説明】

第１図は本発明の実施例によるデータ処理装置の主要部
の構成を示すブロック図である。 主要部分の符号の説明 １・・・・・・トレーサ記憶 ４・・・・・・最終アドレスレジスタ ５・・・・・・比較回路 ６・・・・・・トレーサ制御回路 ７・・・・・・割出し回路

Claims (1)

【特許請求の範囲】
1. （１）プログラムの実行シーケンスに応じてその履歴を
   順にトレースするトレース記憶手段を含むデータ処理装
   置であって、前記トレース記憶手段が満状態になったと
   き前記トレース記憶手段のトレース動作を停止する動作
   停止手段と、このトレース動作の停止に応答して前記ト
   レース記憶手段のトレース内容を読出す読出し手段と、
   前記読出し手段によって読出されたトレース内容を記憶
   保持する記憶手段と、前記記憶手段への記憶保持動作が
   完了したとき前記トレース記憶手段のトレース動作停止
   状態を解除する停止状態解除手段とを有することを特徴
   とするデータ処理装置。