JPH0340116A - タイマ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はディジタルデータ処理システムにおいて、成る
事象が発生した後の時間又は時刻を求めるタイマ回路に
関するものである。

〔従来の技術〕

第４図は従来のタイマ回路を示すブロック図であり、図
において２０はカウンタ回路、６０．６１は夫々記憶回
路を示している。

カウンタ回路２０にはクロック信号線１０を通してクロ
・ンクパルスが入力されるようになっており、カウンタ
回路２０は人力されたクロックパルスを計数し、得られ
たカウント値を前記記憶回路６０．６１へ出力するよう
になっている。

各記憶回路６０．６１には夫々トリガ信号線３０．３１
を介してトリガ信号が入力されるよう構成されており、
例えば予め定めた事象”　ｏ　”が生起するとトリガ信
号線３０を介して記憶回路６０ヘトリガ信号が、また例
えば予め定めた事象１”が生起するとトリガ信号線３１
を介して記憶回路６１へ１−リガ信号が夫々人力される
ようになっている。

各記憶回路６０．６１はトリガ信号が人力されると、そ
のときのカウンタ回路２０のカウント値を読み込んで記
憶するようになっている。

方事象“Ｏ′′又は“１″が生起したときは図示しない
割込み制御回路を介して事象“０”又は°１”の生起の
事実が図示しないプロセッサに知らされ、プロセンサは
これによって割り込みが生したことを知ると、現在実行
中の処理を適切な段階まで行った後、割り込めに対する
処理を開始する。従ってプロセッサが割り込みを受は付
けたときからそれに対する処理を開始する迄には成る時
間を要するが、この時間はプロセッサが現在実行してい
るプログラムの内容、或いはプロセッサの状態に依存し
一定しない。このため例えば実際に事象“０”又は１”
が生起した時刻を知る必要がある場合もプロセッサの割
り込みに対する処理の開始から事象生起時刻を知ること
は難しい。

そこでプロセッサの実行プログラム、プロセッサの状態
に影響されることなく事象生起時刻を知るために出力回
路７０を通して記憶回路６０又は６１の内容を参照する
。即ち、プロセッサは事象の生起に伴って起動された割
込み処理中に出力回路７０を介して記憶回路６０又は６
１からカウント値の読み出しを行い、実際に事象が生起
した時刻をクロックパルスの時間間隔程度の高い時間分
解能で知ることが出来る。

〔発明が解決しようとする課題〕

ところで上述した如き従来のタイマ回路にあっては、次
のような問題があった。

即ち、 ■　記憶出来る事象の数を増す必要があるとき（Ｊ、事
象毎にカウンタ回路２０のピント幅と同し大きさのビッ
ト幅を有する記憶回路を増設しなＬＪればならないが、
その増設のための必要面積が大きいために増設自体が難
しく記憶出来る事象の数を増すことも難しい。

■　事象が起きた時、その時点のカウント値を記憶する
ようになっているため、事象生起後の時間を知るために
は現在の時刻と事象の生起時刻を基に計算を行わなけれ
ばならず、ソフトウェア」二の処理が必要となり、ハー
ドウェア上の処理のみで割込みの優先順位を自動的に上
げることが出来ない。

本発明はかかる事情に鑑みなされたものであって、その
目的とするところは、ビソト幅が小さくて済み、事象数
が増しても必要面積が小さくて済み、また標準時と事象
生起後の時間とを夫々情報として持つことにより、事象
生起後の時間が特別な計算を行うまでもなく得られ、例
えば割り込みの優先順位を上げ、或いは別の割り込み要
求をする場合等に用いて有利なタイマ回路を提供するに
ある。

Ｃ１題を解決するための手段〕 本発明に係るタイマ回路は、基準となるパルス信号を計
数する一のカウンタ回路と、事象に対応し事象の生起に
伴ってパルス信号の計数を開始する他のカウンタ回路と
を具備する。

〔作用〕

本発明にあってはこれによって、他のカウンタ回路は事
象生起後の時間を保持することとなり、ビット幅が小さ
くて済む。

〔実施例１〕 以下本発明の実施例について図面に基づき具体的に説明
する。

第１図は本発明の実施例の構成を示すブロック図であり
、図中２０は第１のカウンタ回路、４ｏは第２のカウン
タ回路、４１ば第３のカウンタ回路を示している。これ
ら第１のカウンタ回路２ｏ、第２のカウンタ回路４０及
び第３のカウンタ回路４１にばクロック信号線１０を通
して夫々クロノクパルスが人力されるようになっており
、また第２のカウンタ回路４０にはトリガ信号線３０を
通して事象“０”が生起したときにトリガパルスが、更
に第３のカウンタ回路４１にはトリガ信号線３Ｉを通し
て事象°′１”が生起したときトリガパルスが夫々人力
されるようになっている。

そして第１のカウンタ回路２０はクロック信号線１０を
通して入力されるクロックパルスを計数し、出力信号線
２１を介してカウント値をランチ回路５０へ出力するよ
うになっている。

第２のカウンタ回路４０はトリガ信号線３０を通してト
リガパルスが人力されるとクロック信号線１０を通して
人力されるクロックパルスの計数を開始し、そのカウン
ト値は同しく信号線を通して出力回路８０に、また第３
のカウンタ回路４１はトリガ信号線３１を通じてトリガ
パルスが人力されるとクロック信号線１０を通して人力
されるクロックパルスの計数を開始し、そのカウント値
は同しく信号線を通して出力回路８０、更には図示しな
いプロセッサに読み出されるようになっている。

出力回路８０は第２又は第３のカウンタ回路４０．４１
からカウント値を読み出すのとクイξングを合わせて第
１のカウンタ回路２０のカウント値をラッチ回路５０に
ラッチさせ、次いでこのラッチした第１のカウンタ回路
２０のカラン１へ値を読み出し、このカウンタ回路２０
のカウント値から第２又は第３のカウンタ回路４０．４
１のカウント値を減算して図示しないプロセッサに出力
するようになっている。

而してこのような実施例１にあっては、第１のカウンタ
回路２０がクロソク信号線］０を介して人力されるクロ
ックパルスを計数し、常時現時点を示すカウント値を持
っている状態にある。いま事象“０″が生起するとトリ
ガ信号線３０を介してトリガパルスが第２のカウンタ回
路４０へ入力され、第２のカウンタ回路４０はその時点
からクロックパルスの計数を開始する。また事象“１”
が生起するとトリガ信号線３１を介してトリガパルスが
第３のカウンタ回路４１へ人力され、第３のカウンタ回
路４１はその時点からクロックパルスの計数を開始す一
方、事象“Ｏ″又は“１″が生起すると、その事実は図
示しない割込み制御回路を介して図示しないプロセッサ
に知らされ、プロセンリ・は現在実行中の処理を適切な
段階まで続行した後、割込み処理を開始する。そしてこ
の割込み処理の中で第１のカウンタ回路２０のカウント
値をランチ回路５０から、また第２又は第３のカウンタ
回路４０又は４１のカウント値は直接に夫々出力回路８
０を介して読み出しを行う。即ち、出力囲路８０は先ず
第２又は第３のカウンタ回路４０又は４１からカウント
値の読み出しを行うのと同時的に第１のカウンタ回路２
０のカラントイ直をランチ回路５０にランチし、次いで
このランチしたカウント（直を読み出し、第１のカウン
タ回路２０のカウント値から第２又は第３のカウンタ回
路４０．４１のカウント植を減算することで１クロツク
パルスの時間分解能で事象生起時刻を正確に知ることが
出来ることとなる。

なお、事象生起時からプロセッサが割り込みを受ＬＪ付
けて各事象と対応する第２又は第３のカウンタ回路４０
．４１のカウント値を読み出す迄の時間が短い場合には
各事象毎に備えられるカウンタ回路４０．４１等のビン
１〜幅は小さくて済ませることが可能である。

また割り込みか受は付けられないときには割り込みの優
先順位を上げ、或いは別の割り込みを要求する操作が行
われるが、各事象に対応するカウンタ回路４０又は４１
のカウント値は事象生起後の時間であるからこの時間が
例えば予め定めた一定の値を超えたときハードウェアの
動作のみによって上述した各操作を容易に行い得ること
となる。

〔実施例２〕 第２図は本発明の他の実施例２を示すブロック図であり
、この実施例では実施例１において設けであるランチ回
路５０が存在しない構成となっている。

この出力回路８１ば第１のカウンタ回路２０及び第２の
カウンタ回路４０の各カウント値、又は第１のカウンタ
回路２０及び第３のカウンタ回路４１の各カウント値を
同時的に読み出すことが可能に構成されでいる。他の構
成は実施例１の構成と実質的に同しであり、対応する部
分には同し番号をイ」シて説明を省略する。

而してこのような本発明装置にあってはランチ回路５０
がなくても、出力回路８１が第１のカウンタ回路２０と
第２のカウンタ回路４０とのカランｈ　（ｉＩ′Ｉ又は
第１のカウンタ回路２０と第３のカウンタ回路４１との
カウンｌ−値を同時的Ｇこ読み出し得ることとなり、実
施例１と実質的に同し効果が得られることとなる。

〔実施例３］ 第３図は本発明の他の実施例３を示ず１１１７９図であ
り、この実施例にあっては実施例１又は２の第１のカウ
ンタ回路２０．第２のカウンタ回路４０第３のカウンタ
回路４１に減算回路８２を介して出力回路８３を接続し
た構成となっている。この減算回路８２は第１のカウン
タ回路２０と第２又は第３のカウンタ回！４０．４１　
との同一時刻の各カウント値について前者のカウント値
から後者のカウント値を減算して事象生起時刻を出力回
路８３、更には図示しないプロセッサへ出力するように
なっている。

而してこのような本発明の実施例にあっては同一時刻に
おける第１のカウンタ回路２０のカウント値から第２又
は第３のカウンタ回路４０．４１のカウント値を減算し
、その減算結果、即ち事象“Ｏ”“１”の生起時刻を直
接的に得ることとなる。

〔発明の効果〕

以上の如く本発明回路にあってはパルス信号を計数する
一のカウンタ回路と、事象が生起したときパルス信号を
計数する他のカウンタ回路とを備えるから、カウンタ回
路のビット幅が小さくて済み、対象とする事象の数が増
大してカウンタ回路を増設する場合も面積の増大を押さ
えることが出来、また事象生起後の時間情報がそのまま
カウンタ回路中に存在するため事象生起後の時間に基づ
き必要な動作をハードウェアで簡単に行わせることが可
能となるなど本発明は優れた効果を奏するものである。

【図面の簡単な説明】 第１図は本発明の実施例１を示すブロック図、第２図は
本発明の実施例２を示すブロック図、第３図は本発明の
実施例３を示すブロック図、第４図は従来回路を示すブ
ロック図である。 １０・・・クロソク信号線　２０・・第１のカウンタ回
路３０．３］　・・・トリガ信号線　４０・・・第２の
カウンタ回路４１　　第３のカウンタ回路　５０・・う
・７千回路８０．８３・・・出力回路　８２・・・滅嘗
１回路なお、図中、同一符号は同一、又は相当部分を示
す。

Claims (1)

【特許請求の範囲】
1. （１）パルス信号を計数する一のカウンタ回路と、事象
   が生起したとき発せられる信号に基づき前記パルス信号
   の計数を開始する他のカウンタ回路と、前記両カウンタ
   回路の実質的に同一時刻におけるカウント値を同時に又
   は個別に読み出す手段とを具備することを特徴とするタ
   イマ回路。