JPH0743653B2 - 割込みコントローラ - Google Patents

割込みコントローラ

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JPH0743653B2
JPH0743653B2 JP2194714A JP19471490A JPH0743653B2 JP H0743653 B2 JPH0743653 B2 JP H0743653B2 JP 2194714 A JP2194714 A JP 2194714A JP 19471490 A JP19471490 A JP 19471490A JP H0743653 B2 JPH0743653 B2 JP H0743653B2
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    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt

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  • General Physics & Mathematics (AREA)
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Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） この発明は、外部デバイスからエッジトリガによる割込
み要求信号によって要求された割込み要求をプロセッサ
に与える割込みコントローラに関する。
（従来の技術） 割込みコントローラを備えたシステムにあっては、外部
デバイスからプロセッサへの割込み要求は、割込みコン
トローラを介してプロセッサへ与えられる。
外部デバイスからの割込み要求は、エッジトリガあるい
はレベルトリガの割込み要求信号として割込みコントロ
ーラに与えられる。エッジトリガの場合は、ハイレベル
からローレベルへ変化する立ち下がりエッジ、あるいは
ローレベルからハイレベルへ変化する立ち上がりエッジ
を割込み要求信号として割込みを要求する。一方、レベ
ルトリガの場合には、割込み要求信号をローレベル状態
あるいはハイレベル状態として割込みを要求する。いず
れのトリガを用いるかは、割込みコントローラによって
選択される。
ここで、割込み要求信号をエッジトリガとした場合に
は、割込み要求信号にエッジトリガが発生すると、割込
みコントローラは外部デバイスから割込み要求が発生し
たことを認識して、割込み発生状態となり、プロセッサ
への割込み要求信号を有効にして割込み処理をプロセッ
サに要求する。
その後、プロセッサが割込みコントローラからの割込み
要求に応答すると、その割込みアクノリッジサイクルに
おいて割込みコントローラは割込み発生状態が解除され
る。あるいは、割込み要求に対応した割込み処理中にプ
ログラムによって割込みコントローラは割込み発生状態
が解除される。割込み発生状態が解除されると、割込み
コントローラは、割込みが発生していない状態となる。
このような２つの状態を遷移する割込みコントローラに
あっては、割込み発生状態において外部デバイスからさ
らに割込み要求信号がエッジトリガとして与えられて
も、そのエッジトリガは無視され、割込み要求を認識す
ることができなかった。このため、割込みコントローラ
が割込み発生状態において、割込み要求信号に再度エッ
ジトリガが発生したか否かを検出することはできず、割
込み要求が、１回のエッジトリガの割込み要求信号によ
って要求されたものなのか、あるいは複数回のエッジト
リガの割込み要求信号によって要求されたものなのかを
判別することができなかった。
（発明が解決しようとする課題） 以上説明したように、従来の割込みコントローラにあっ
ては、外部デバイスからの割込み要求が１回のエッジト
リガによる割込み要求信号のみで要求されたものなの
か、あるいは要求された割込みに対応する割込み処理の
実行が遅れ、割込み要求が発生してから割込み処理が行
なわれる間に、複数回のエッジトリガが発生して割込み
が要求されたものなのかわからなかった。
このため、割込み要求に対する割込み処理が、割込み要
求の発生から遅れ、所定の時間内に実行されなかった場
合には、通常行なわれる割込み処理とは異なった処理、
例えばエラー処理を行なおうとしても、エラー処理を行
なうべき状態を認識することができないため、エラー処
理を行なうことができなかった。したがって、割込み要
求信号の発生状態に応じて処理を変えることができず、
システムの信頼性の低下を招いていた。
そこで、この発明は、上記に鑑みてなされたものであ
り、その目的とするところは、割込み要求信号の発生状
態を認識することによって、発生状態に応じた処理を可
能とし、システムの信頼性の向上に寄与することができ
る割込みコントローラを提供することにある。
〔発明の構成〕
（課題を解決するための手段） 上記目的を達成するために、この発明は、割込み要求信
号のレベル遷移によって外部からの割込み要求を受けて
割込み発生状態になった後、さらに割込み要求信号のレ
ベル遷移によって前記割込み要求と同じ割込み要求を少
なくとも１回以上受けた場合に、これを検出して、検出
結果が外部から参照される検出手段を備えて構成され
る。
（作用） 上記構成において、この発明は、外部から割込み要求が
発生してこれを受け付けた後、さらに同じ割込み要求が
発生した時には、同じ割込み要求が発生したことを検出
し、検出結果を出力できるようにしている。
（実施例） 以下、図面を用いてこの発明の実施例を説明する。
第１図はこの発明の一実施例に係わる割込みコントロー
ラの構成を示すブロック図である。同図に示す実施例
は、割込みコントローラが割込み発生状態にあって、さ
らに割込み要求信号にエッジトリガが発生すると、これ
によりフラグをセットし、このフラグの状態をプログラ
ムにより読出して、割込み要求信号の発生状態を判別す
るようにしている。
第１図において、割込みコントローラ１は、割込み制御
レジスタ２を備えた割込み制御回路３と、チャネルセレ
クタ４を有して構成されている。
割込み制御レジスタ２は、割込みコントローラ１の動作
を規定する情報が外部と入出力可能なレジスタであり、
外部デバイスから割込みコントローラ１に与えられる８
つの割込み要求信号IR0〜IR7にそれぞれ対応した８つの
レジスタを備えて構成されている。これらの８つの割込
み制御レジスタは、アドレスバス信号A1〜A3により指定
される。
割込み制御レジスタ２に格納される情報は、第２図に示
すようなフィールドによって構成されている。第２図に
おいて、INTVフィールドは、割込みアクノリッジサイク
ル時に割込みコントローラ１が出力する割込みベクタを
格納するフィールドである。INTLフィールドは、割込み
要求信号IRnによって外部デバイスから要求があった時
に、プロセッサに出力する割込みレベルの値を格納する
フィールドである。
TMビットフィールドは、割込み要求信号IRnをエッジト
リガあるいはレベルトリガのいずれかに設定する情報を
格納するフィールドである。TMビットフィールドが例え
ば“1"の場合には、エッジトリガモードに設定され、割
込み要求信号IRnがローレベルからハイレベルに変化し
た時に割込みが発生する。一方、TMビットフィールドが
“0"の場合には、レベルトリガモードに設定され、割込
み要求信号IRnがローレベル状態の時に割込みが発生す
る。
IEビットフィールドは、割込み要求信号IRnによって割
込みの発生を許可するか、あるいは禁止するかを設定す
るビットフィールドである。IEビットフィールドが“1"
の場合には、割込み許可状態となり、割込み要求信号IR
nにより割込みを発生させることが可能となる。一方、I
Rビットフィールドが“0"の場合には、割込み禁止状態
となる。レベルトリガモードでは、IEビットが“0"の間
は割込み要求信号IRnがローレベルになってもプロセッ
サへ割込みを要求しない。一方、エッジトリガモードで
は、IEビットが“0"の間に入力されたエッジトリガは内
部で保持され、次にIEビットが“1"になるまでプロセッ
サへ割込みを要求するこを保留する。
AIDビットは割込み要求信号IRnによる割込み処理が受け
付けられると、自動的にIEビットを“0"に設定するか否
かを制御するビットフィールドである。AIDビットが
“1"のときは、割込みアクノリッジサイクルが実行され
ると自動的にIEビットが“0"になり、割込み禁止状態と
なる。一方、AIDビットが“0"のときはこの機能は作用
しない。
ESビットは割込み要求信号IRnが不正に入力された場合
に“1"が設定されるビットフィールドである。すなわ
ち、エッジトリガモードにおいて、割込み要求信号IRn
にエッジトリガが発生して割込みが要求されているとき
に、その割込み要求の割込みアクノリッジサイクルが終
了する以前に、同じIRn信号にエッジトリガが発生した
ときに“1"が設定される。
このような割込み制御レジスタ２を備えた割込み制御回
路３において、割込み要求信号IRnを介してエッジトリ
ガあるいはレベルトリガが割込み制御回路３に入力され
ると、割込み制御回路３の内部で割込みが発生した状態
になる。この状態で割込み制御レジスタｎのIEビットが
“1"であるならば、INTLフィールドに設定した割込みレ
ベルが割込みリクエストプライオリティ信号IRP0〜IRP3
として出力され、プロセッサに割込みが要求される。そ
の後、割込みアクノリッジサイクルにおいて、割込みア
クノリッジ信号IACKがローレベルになると、割込み制御
レジスタ２のINTVフィールドに設定された割込みベクタ
がデータバス信号D00〜D07として出力される。そして、
これと同時に割込み発生状態が解除される。
チャネルセレクタ４は、割込み制御レジスタ２をアクセ
スする際に、外部から入力されるアドレスバス信号A1〜
A3とチップセレクト信号CSとから各割込み要求毎に対応
する割込み制御レジスタ＃０〜＃７を指定する割込み制
御レジスタ指定信号を生成する回路である。チャネルセ
レクタ４は、例えば第３図に示すように構成され、第４
図に示すように、アドレスバス信号A1〜A3によってそれ
ぞれの割込み制御レジスタ＃０〜＃７が指定される。
次に、割込み制御レジスタ２のESビットフィールドの構
成を、第５図に示す回路図を用いて説明する。なお、こ
こでは、TMビットフィールドに“1"が設定され、エッジ
トリガモードの場合について説明する。
F/F5は割込み発生状態を保持するレジスタであり、F/F6
はESビットフィールドに相当するフリップフロップであ
る。初期状態として、F/F5とF/F6の内容はともに“0"と
する。割込み要求信号IRnがF/F5のクロックCKに入力さ
れており、割込みアクノリッジ信号IACKがハイレベルの
ときに割込み要求信号IRnにエッジトリガが入力される
と、F/F5に“1"がセットされ、割込み発生状態となる。
また、割込み制御レジスタ指定信号CSn信号がハイレベ
ルならば、割込み要求信号IRnのエッジトリガは同時にF
/F5のクロックCKにも入力される。この時に、F/F5の出
力Ｑがローレベルであるならば、F/F6の入力ＤにはF/F6
の出力Ｑがフィードバックされているので、F/F5の内容
は“0"のままとなる。
F/F5のCLR（クリア）端子には、割込みアクノリッジ信
号IACKが入力されており、割込みアクノリッジサイクル
で割込みアクノリッジ信号IACKがローレベルになると、
F/F5の内容は“0"にクリアされる。
このような構成において、第６図の割込み動作のタイミ
ング図に示すように、割込み要求信号IRnにエッジトリ
ガが発生すると、F/F5には“1"がセットされ、出力Ｑも
ハイレベルとなる。このような状態において、割込み制
御レジスタ２のIEビットフィールドに“1"が設定されて
いれば、INTLフィールドの値が割込みリクエストプライ
オリティ信号IRP0〜３として出力される。その後、割込
みアクノリッジサイクルで割込みアクノリッジ信号IACK
がローレベルになると、F/F5は“0"にクリアされ、その
出力Ｑもローレベルになる。これにより、割込みリクエ
ストプライオリティ信号IRP0〜３がすべてハイレベルに
なる。以上の動作ではESビットフィールドの変化はな
い。
次に、ESビットフィールドが変化する場合を説明する。
割込み要求信号IRnにエッジトリガが入力され、F/F5に
“1"がセットされると、F/F6の入力Ｄも“1"となる。こ
のような状態において、さらに割込み要求信号IRnにエ
ッジトリガが入力すると、F/F6の入力Ｄの値“1"がラッ
チされるのでF/F6の内容は“1"となる。すなわち、割込
み発生状態において、さらに次のエッジトリガが入力さ
れるとF/F6には“1"がセットされることになる。
次に、第７図を用いてこのタイミングを説明する。
第７図において、割込み要求信号IRnにエッジトリガが
発生するとF/F5に“1"がセットされ、出力Ｑもハイレベ
ルとなる。割込み制御レジスタ２のIEビットフィールド
が“1"であるならば、INTLフィールドの値が割込みリク
エストプライオリティ信号IRP0〜３として出力される。
その後、割込みアクノリッジサイクルが開始される以前
に次のエッジトリガが割込み要求信号IRnに発生する
と、F/F6に“1"がセットされ、その出力Ｑもハイレベル
となる。
この後、割込みアクノリッジ信号IACKがローレベルにな
ると、F/F5は“0"にクリアされ、その出力Ｑもローレベ
ルになる。これにより、割込みリクエストプライオリテ
ィ信号IRP0〜３はすべてハイレベルとなる。この時に、
F/F6の内容は変化せず“1"を保持する。このように、F/
F6は割込み要求信号IRn信号にエッジトリガが入力され
割込みが発生している時に、さらに次の割込みが要求さ
れたことを示すことができる。
F/F6は割込み制御レジスタ２のESビットフィールドに相
当し、外部からリードあるいはライトを行なえるように
構成されている。ライトの場合は、ライト信号WR、チッ
プセレクト信号CSをローレベルとし、データストローブ
信号DSの立ち上がりエッジを入力すると、データバス信
号のD00の値がF/F6の内部に取り込まれる。一方、リー
ドの場合は、ライト信号WRをハイレベルとし、F/F6の値
がデータバス信号D00としてに出力される。
このようなESビットフィールド（F/F6）を設けたことに
より、エッジトリガによる割込みの処理が処理しきれな
かったことを割込みコントローラ１の割込み制御レジス
タ２の内容を読み出すことにより認識することができる
ので、プログラムでこのような場合のエラー処理を行な
うことができる。
第８図は本発明の割込みコントローラ１を用いたときの
割込み処理の処理フローを示す図である。第８図に示す
処理フローの割込み処理では、まず、プロセッサのレジ
スタの退避などを行なった後（ステップ100）、割込み
制御レジスタ２の内容を読み出し（ステップ110）、ES
ビットフィールド（F/F6）をチェックする（ステップ12
0）。この結果、ESビットフィールド（F/F6）が“0"で
あるならば、エッジトリガによる割込みの処理が処理し
きれていないといったことはないので、正常な割込みの
処理を行なう（ステップ130）。
一方、ESビットフィールド（F/F6）が“1"であるなら
ば、エッジトリガによる割込み要求が複数回発生してお
り、割込みを処理しきれていない状態にあるので、エラ
ーの割込み処理を行なう（ステップ140）。以上のよう
に割込み処理を割込み要求信号の発生状態に応じて選択
することができる。
なお、この発明は、上記実施例に限定されることはな
く、例えばESビットフィールド（F/F6）をカウンタ構成
にして、エッジトリガが入力された回数をカウントする
ように変更してもよい。これにより、割込み処理の中で
割込みが処理されるまでに何回のエッジトリガが発生し
たか認識することができ、その回数に応じて割込み処理
を変更することができる。
〔発明の効果〕
以上説明したように、この発明によれば、割込みコント
ローラが割込み発生状態となり、この状態が解除される
までにさらに同じ割込み要求があった場合には、これを
検出し、検出結果を外部から参照できるようにしたの
で、割込み処理が正常に作用しなかったことを判別する
ことが可能となり、このような場合に応じた割込み処理
を実行することができる。この結果、この発明による割
込みコントローラを備えたシステムの信頼性を向上させ
ることができるようになる。
【図面の簡単な説明】
第１図はこの発明の一実施例に係わる割込みコントロー
ラの構成を示すブロック図、 第２図及び第３図は第１図に示すコントローラの要部構
成を示す図、 第４図は第３図に示す要部構成の動作説明図、 第５図は第２図に示す割込み制御レジスタの要部詳細構
成を示す図、 第６図及び第７図は第５図に示す構成の動作タイミング
を示す図、 第８図は第１図に示す割込みコントローラを用いた際の
割込み処理の処理フローを示す図である。 １……割込みコントローラ ２……割込み制御レジスタ ３……割込み制御回路 ４……チャネルセレクタ 5,6……フリップフロップ

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】割込み要求信号のレベル遷移によって外部
    からの割込み要求を受けて割込み発生状態になった後、
    さらに割込み要求信号のレベル遷移によって前記割込み
    要求と同じ割込み要求を少なくとも１回以上受けた場合
    に、これを検出して、検出結果が外部から参照される検
    出手段 を有することを特徴とする割込みコントローラ。
JP2194714A 1990-07-25 1990-07-25 割込みコントローラ Expired - Fee Related JPH0743653B2 (ja)

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DE69123794T DE69123794T2 (de) 1990-07-25 1991-07-23 Unterbrechungssteuerung
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