JPH05274245A - マイクロコントローラユニット - Google Patents

Abstract

(57)【要約】 【目的】 排他的に生じる同一出力信号線の立ち上がり
エッジ，立ち下がりエッジの２種類の割り込み要求入力
を１つの割り込み入力チャネルのみに入力することで、
占有される割り込み入力チャネル数を減らす。 【構成】 立ち上がりエッジ，立ち下がりエッジのうち
一方を割り込み要求入力信号と認識する単一モード割り
込み要求入力チャネルｃｈ４〜１５と、立ち上がりエッ
ジ，立ち下がりエッジの何れも割り込み要求入力信号と
して認識する二重モード割り込み要求入力チャネルｃｈ
０〜３と、割り込み要求入力チャネル間の優先順位の調
停を行う調停回路１２と、調停により二重モード割り込
み要求入力チャネルｃｈ０〜３のうちの１つが選ばれた
場合、立ち上がりエッジ，立ち下がりエッジに各々対応
した割り込みベクタを選択するベクタ選択回路Ａ（１
５）とから構成されている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数の割り込み信号を
入力し、これらの優先順位の調停を行うと同時に、中央
演算処理装置に割り込み要求信号を出力し、中央演算処
理装置の要求に応じて、調停の結果、選択されたチャネ
ルの割り込みベクタの送出を行う割り込み制御装置、及
びバスサイクルの期間が異なる複数のデバイスのＲＥＡ
ＤＹ信号を制御するＲＥＡＤＹ信号発生装置を備えたマ
イクロコントローラユニットに関する。

【０００２】

【従来の技術】以前より、実用化されているマイクロコ
ントローラユニット（以下、ＭＣＵと略す）の内部に
は、割り込み制御装置やＲＥＡＤＹ信号発生装置が備え
られている。

【０００３】このＭＣＵにより、機器のリアルタイムな
制御を行う場合、ＭＣＵに備えられた割り込み制御装置
は、各制御対象機器、或いは入出力機器より割り込み要
求入力信号を受け、それに基づいて処理を行う。

【０００４】以下の説明では、図１１に示すロータリー
エンコーダによる出力信号を、割り込み要求入力信号と
して使用する場合を考える。

【０００５】従来の割り込みコントローラ（制御装置）
では、１つの割り込み要求入力チャネルにおいて、レベ
ル入力の“１”，“０”の何れかの状態のとき、“割り
込み要求が有り”と認識するレベルタイプ認識（以下レ
ベル認識モードと呼ぶ）と、エッジ入力の“立ち上がり
エッジ”，“立ち下がりエッジ”の何れか一方を有効と
みなし、有効なエッジが検出されたとき“割り込みが有
り”と認識するエッジタイプ認識（以下エッジ認識モー
ドと呼ぶ）という２種類の認識モードが有り、これらは
プログラミングにより選択できるようになっている。

【０００６】したがって、図１１のようなパルス信号の
立ち下がり，立ち上がり共に割り込み要求入力信号とさ
せるには、各々別に２つのチャネルに割り当てる必要が
あった。そのため、図１２のようにロータリーエンコー
ダのＡ，Ｂ相の２つの出力線に対し、各々２チャネルず
つ、計４チャネルを割り当てなければならなかった。

【０００７】図１３は、ｎ本の割り込み要求チャネルを
もつ従来の割り込みコントローラの構成を示す。これを
もとに動作を説明する。

【０００８】まず、ロータリーエンコーダのＡ相の出力
はｃｈ＿０とｃｈ＿１に接続され、各々立ち上がりエッ
ジによる割り込み要求と、立ち下がりエッジによる割り
込み要求に対応し、Ｂ相の出力はｃｈ＿２，ｃｈ＿３に
接続され、これも各々立ち上がりエッジによる割り込み
要求、立ち下がりエッジによる割り込み要求に対応して
いる（図１２）。

【０００９】したがって、各々のチャネルは、各エッジ
が検出できるよう割り込みの入力モードと、各々の割り
込み要求入力に対し送出すべきベクタが予めプログラム
により設定されている。例えば、ｃｈ＿０には、入力モ
ードとして立ち上がりエッジが認識されるよう設定され
るとともに、その割り込みのときに送出されるべきベク
タが設定されている。

【００１０】Ａ，Ｂ相の出力信号、すなわち、割り込み
要求入力信号は、各チャネルの入力検出部（５１）に入
力され、ここで信号の検出が行われる。

【００１１】例えば、ｃｈ＿０の入力検出部（５１）が
信号を検出し、割り込み有りと認識すると、調停回路
（５２）に出力する割り込み有り認識信号（５５）をア
クティブにする。このとき、ｃｈ＿０−３以外のチャネ
ルにおいて（例えばｃｈ＿５，４，６等）、割り込み有
りが認識されていれば、これらのチャネルの優先順位の
調停が、調停回路（５２）において行われる。

【００１２】調停の結果、ｃｈ＿０が選ばれた場合に
は、中央演算処理装置（以下ＣＰＵと呼ぶ）のベクタ送
出要求に応じて、割り込みベクタレジスタ（５４）に予
め設定されてあるｃｈ＿０に対応する割り込みベクタが
ベクタ選択回路（５３）より選択され、送出される。

【００１３】一方、ＭＣＵの動作速度は高速化の傾向に
あり、ＭＣＵのバスサイクルには、高速化の手法とし
て、パイプライン方式のバイサイクルを採用するものも
多い。

【００１４】高速化の一方で、機器制御用に使用される
ＭＣＵには、アクセスタイムの長い、すなわち、バスサ
イクルの長いデバイスと接続する必要性も存在してお
り、前述したようにＭＣＵはこれらとの接続を容易にす
るために、ＲＥＡＤＹ信号発生装置を備えている。

【００１５】図１４は、パイプライン方式のバスサイク
ルを示す。このうち、図１４（ａ）は、正常な場合を、
図１４（ｂ）は不具合が生じた場合を示している。

【００１６】同図において、ＡＳはアドレスストローブ
信号、ＤＳはデータストローブ信号であり、ともに”ｌ
ｏｗ”状態をアクティブとする。

【００１７】ＭＣＵが最も高速に動作する場合には、ノ
ーウエイトのバスサイクルで動作する。尚、このときＡ
Ｓ，ＤＳともに１クロック期間のみアクティブになると
する。アクセス時間の長いデバイスとアクセスする場合
には、ウエイトサイクルが挿入される。ここでウエイト
サイクルの挿入の有無を決定するのが、ＲＥＡＤＹ信号
である。

【００１８】図１４（ａ）の例では、クロックの立ち下
がりにおいて、ＲＥＡＤＹ信号をサンプリングする。パ
イプライン方式のバスサイクルを実現するためには、で
きるだけ早い時期にＲＥＡＤＹ信号のサンプリングを開
始する必要があり、この例では、ＡＳ信号の立ち上がり
時以降、サンプリングを開始する。尚、これは、ＤＳ信
号の立ち上がるサイクルの前のサイクルまで継続され
る。

【００１９】サンプリング時に、ＲＥＡＤＹ信号がアク
ティブ（”ｈｉｇｈ”）であると次のクロックの立ち下
がりにおいて、ＤＳ信号がインアクティブになり、バス
サイクルは終了する。ＲＥＡＤＹ信号がインアクティブ
（”ｌｏｗ”）であるときには、もう１クロックのウエ
イトサイクルが挿入される。

【００２０】図１４（ａ）では、バスサイクルＡにおい
て３サイクルのウエイトサイクルが挿入され、バスサイ
クルＢにおいては２サイクルのウエイトサイクルが挿入
されている例を示している。

【００２１】もし、バスサイクルＡにおいて、現在アク
セスする外部デバイス（外部Ｉ／Ｏあるいは外部メモ
リ）から返されるＲＥＡＤＹ信号に、遅延が生じた場合
を考える。例えば、ボード上の配線の負荷等の理由によ
り、この外部デバイスから返されるＲＥＡＤＹ信号がイ
ンアクティブになるタイミングに遅延が生じたものとす
る。

【００２２】図１４（ｂ）は、このような場合に生じる
不具合の様子を示している。この図の例では、バスサイ
クルＡのＲＥＡＤＹ信号が、次のバスサイクルＢのＲＥ
ＡＤＹ信号のサンプリング時（ＡＳの立ち下がり時）に
おいてもアクティブであるため、バスサイクルＡに対す
るＲＥＡＤＹ信号が、続くバスサイクルＢのＲＥＡＤＹ
信号であるか如く認識されてしまう。

【００２３】そのため、バスサイクルＢは、本来なら２
ウエイトサイクルであるはずにもかかわらず、ノーエウ
イトサイクルとして動作してしまい、正しいデータの授
受が保証されなくなる。

【００２４】

【発明が解決しようとする課題】以上のように、従来の
割り込み制御装置では、同一の出力信号線のパルス信号
の立ち上がりエッジと立ち下がりエッジをそれぞれ認識
するのに、１つの割り込み要求入力チャネルが１つの割
り込み信号の入力タイプしか認識できないため、２チャ
ネルの割り込み要求入力チャネルが必要であった。

【００２５】しかしながら、同一の出力信号線のパルス
信号の立ち上がりエッジと立ち下がりエッジは排他的に
発生するため、同時にこれらの２つのチャネルが使用さ
れないにもかかわらず、同一の出力信号線あたり２つの
チャネルが占有されているという問題があった。

【００２６】一方、従来のＲＥＡＤＹ信号発生装置で
は、パイプライン方式であるバスサイクルにおいて、バ
スサイクルの終了を知らせるＲＥＡＤＹ信号を早い時期
にサンプリングする必要があった。そのため、外部デバ
イスから返ってくる外部ＲＥＡＤＹ信号のアクティブで
ある期間が延びて、インアクティブになるタイミングに
遅延が生じた場合、この遅延したＲＥＡＤＹ信号を、続
く次のバスサイクルのＲＥＡＤＹ信号として認識してし
まい、誤った動作を起こすという問題があった。

【００２７】本発明は、上記問題点を解決するもので、
その目的の第１は、同一の出力信号線の排他的に生じる
立ち上がりエッジ，立ち下がりエッジの２種類共に割り
込み要求入力信号とする場合でも、１つのチャネルで割
り込みを認識可能にすることにより、ハードウェアが効
率良く利用できる割り込み制御装置を備えたマイクロコ
ントローラユニットを提供することである。

【００２８】また、目的の第２は、外部ＲＥＡＤＹ信号
がアクティブである期間が延びてインアクティブになる
タイミングに遅延が生じた場合でも、遅延が生じ得る期
間に外部ＲＥＡＤＹ信号をマスクすることにより、誤動
作を回避することができるＲＥＡＤＹ信号発生装置を備
えたマイクロコントローラユニットを提供することであ
る。

【００２９】

【課題を解決するための手段】上記目的を達成するた
め、第１の発明のマイクロコントローラユニットは、立
ち上がりエッジ，立ち下がりエッジのうち一方を割り込
み要求入力信号と認識する単一モード割り込み要求入力
チャネルと、立ち上がりエッジ，立ち下がりエッジの何
れも割り込み要求入力信号として認識する二重モード割
り込み要求入力チャネルと、割り込み要求入力チャネル
間の優先順位の調停を行う調停手段と、調停により前記
二重モード割り込み要求入力チャネルが選ばれた場合、
立ち上がりエッジ，立ち下がりエッジに各々対応した割
り込みベクタを送出する手段とにより構成される割り込
み制御装置を備えている。

【００３０】また、第２の発明のマイクロコントローラ
ユニットは、バスサイクルの期間が異なる外部デバイス
と接続可能でオンチップデバイスを搭載しているマイク
ロコントローラユニットであって、前記外部デバイス及
びオンチップデバイスから出力され、これらのデバイス
とのバスサイクルの終了を指示する外部ＲＥＡＤＹ信号
を入力して中央処理装置へ与えると共に、前記外部デバ
イス及びオンチップデバイスがＲＥＡＤＹ信号を発生さ
せる機能を持たない場合、これらのデバイスとのバスサ
イクルの終了を指示する内部ＲＥＡＤＹ信号を発生する
ＲＥＡＤＹ信号発生手段と、前記内部ＲＥＡＤＹ信号を
発生するタイミング及びその発生の有無を決定する手段
と、バスサイクルの前半に前サイクルの外部ＲＥＡＤＹ
信号を必要な期間マスクするマスク信号を発生するマス
ク信号発生手段と、前記マスク信号の発生する期間及び
有無を決定する手段とからなるＲＥＡＤＹ信号発生装置
を備えている。

【００３１】

【作用】上記のような構成により、第１の発明に備えら
れた割り込み制御装置は、同一の出力信号線の排他的に
生じる２種類の割り込み要求信号であるパルスの“立ち
上がりエッジ”，“立ち下がりエッジ”を１つの割り込
み要求入力チャネルにおいて認識し、割り込み要求入力
の優先順位の調停を行った結果、前記割り込み要求入力
チャネルが選ばれたとき、認識された割り込み要求入力
タイプがパルスの立ち上がりエッジ，立ち下がりエッジ
かにより、各々に対応した割り込みベクタを送出する。

【００３２】また、第２の発明は、上記のような構成に
より、前のサイクルが外部デバイスとのアクセスサイク
ルであって、この外部デバイスから発生する外部ＲＥＡ
ＤＹ信号の遅延が生じた場合でも、次のバスサイクルで
はバスサイクルの前半の必要な数クロック期間にこれを
マスクし、正常な動作を保証する。

【００３３】

【実施例】

第１の発明 図１は、第１の発明に係わる実施例の構成であり、これ
を用いて本実施例の説明を行う。

【００３４】ここでは、割り込み要求チャネルは１６チ
ャネルあり、このうち、ｃｈ＿４からｃｈ＿１５まで
は、従来例と同様の構成である。

【００３５】すなわち、これらのチャネル（ｃｈ＿４−
１５）にはレベル入力の“１”，“０”の何れかの状態
のとき、“割り込み要求が有り”と認識するレベル認識
モードと、エッジ入力の“立ち上がりエッジ”，“立ち
下がりエッジ”の何れか一方を有効とみなし、有効なエ
ッジが検出されたとき“割り込みが有り”と認識するエ
ッジ認識モードがあり、これらはプログラミングにより
選択できるようになっている。

【００３６】これに対し、ロータリーエンコーダーの出
力線に割り当てられるｃｈ＿０からｃｈ＿３までは、第
１の発明による構成をもつチャネルである。これらのチ
ャネルは、上記のレベル認識モード，エッジ認識モード
（以下、エッジ認識単一モードといい、次に説明する
“エッジ認識二重モード”と区別する）の他に、エッジ
認識二重モードと呼ぶモードをもつ。

【００３７】このエッジ認識二重モードにおいては、エ
ッジ入力の“立ち上がりエッジ”，“立ち下がりエッ
ジ”の何れのエッジが検出されても、“割り込みが有
り”と認識することができる。

【００３８】つぎに、本実施例にかかわる回路の構成と
その動作について、図１〜４を用いて説明する。

【００３９】図１は第１の発明の一実施例の構成図であ
り、図２は図１におけるｃｈ＿０〜３の入力検出部（１
１）の詳細図である。図３（ａ），（ｂ）は図１におけ
るベクタ選択回路Ａ（１５）の第１の構成図と第２の構
成図であり、図４はベクタ選択回路Ａ（１５）を第１の
構成である図３（ａ）とした場合の割り込みベクタレジ
スタ（１４）の構成図である。

【００４０】本実施例において、ロータリーエンコーダ
のＡ，Ｂ相の出力信号は、それぞれｃｈ＿０，ｃｈ＿１
に入力されるものとし、かつこれらの入力モードはエッ
ジ認識二重モードとする。

【００４１】割り込み要求入力信号は、まず入力検出部
（１１）に入力される。入力検出部（１１）では、レベ
ル認識モードのとき、従来と同様に入力信号の“１”，
“０”を調べ、設定された有効レベルと一致した場合に
割り込み要求入力有りと認識し、割り込み有り認識信号
（１１１）をアクティブにする。

【００４２】一方、エッジ認識モードでは、エッジ検出
部（１７）において入力信号の状態遷移を検出し、エッ
ジ認識二重モードでは、立ち上がりエッジ，立ち下がり
エッジの何れの場合にも割り込み要求入力有りと認識
し、この“割り込み要求入力有り”の状態を要求記憶部
（１８）にセットする。このとき、検出されたエッジの
種類をエッジタイプ記憶部（１６）に記憶する。

【００４３】エッジ認識単一モードでは、従来のように
設定された有効エッジの一致した場合に割り込み要求入
力有りと認識し、上記と同様に要求記憶部（１８）をセ
ットする。

【００４４】要求記憶部（１８）がセットされると、割
り込み有り認識信号（１１１）はアクティブになり、こ
れが調停回路（１２）に送られる。なお、要求記憶部
（１８）の内容は、該当するチャネルの割り込みベクタ
が送出されるか、ハードウェア或いはプログラムにより
これをリセットしない限り保持される。

【００４５】調停回路（１２）では、割り込み要求入力
が認識されているチャネル、すなわち、割り込み有り認
識信号（１１１）がアクティブとなっているチャネル間
で優先順位の調停を行ない、調停の結果、優先順位の最
も高いチャネルが選ばれる。そして、ＣＰＵから割り込
みコントローラにベクタ送出要求があったとき、この選
ばれたチャネルに対応したベクタがベクタ選択回路Ｂ
（１３）より送出される。

【００４６】ここで、エッジ認識二重モードをもつｃｈ
＿０，１，２，３では、各々のチャネルにおいて、認識
されたエッジの種類に対応して送出すべきベクタを区別
する必要が有る。

【００４７】以下、認識されたエッジによりベクタを区
別する２種類の方法について説明する。

【００４８】まず１つは、図４に示すようにｃｈ＿０，
１，２，３に、ベクタを２種類用意する。すなわち、立
上がりエッジに対応するベクタ（左側）と、立下がりエ
ッジに対応するベクタ（右側）を用意する。この方式で
は、図３（ａ）で示すベクタ選択回路Ａ（１５）は、エ
ッジ記憶部（１６）から出力されるベクタ制御信号（１
１０）により、ＭＵＸにおいて２種類のベクタのうち一
方を選択する。この方法では、認識された割り込み要求
入力のタイプがパルスの立ち上がりエッジ，立ち下がり
エッジかにより、送出すべき割り込みベクタを２種類設
定している。

【００４９】なお、この方法では、レベル認識モード、
或いはエッジ認識単一モードの場合には、予め１つの固
定されたベクタを割り込みベクタレジスタ（１４）に設
定しておき、ベクタ選択回路Ｂ（１３）を介して送出す
る。

【００５０】もう一方の方法では、設定するベクタを各
チャネルとも１つにして、送出時にその値を変えるとい
う方法である。例えば、予め設定したベクタを１１００
０bとすると、図３（ｂ）のベクタ選択回路Ａ（１５）
のように、立ち上がりエッジを認識した場合には、ベク
タの値の上位４ビットはそのまま送出し、最下位ビット
（ＬＳＢ）もＭＵＸをそのまま通し、結果としてベクタ
の値は１１０００b のまま出力する。

【００５１】立ち下がりエッジを認識した場合には、ベ
クタの値の最下位ビット（ＬＳＢ）をＭＵＸで１とし
て、最終的なベクタの値を１１００１b に変換して出力
する。これにより、設定すべきベクタは１つになって
も、送出すべきベクタは２種類となる。

【００５２】なお、レベル認識モード、或いはエッジ認
識単一モードの場合には、予め設定されたベクタの値の
ＬＳＢをＭＵＸでそのまま通せば良い。このため、ＭＵ
Ｘには、レベル認識モード、エッジ認識単一モード、或
いはエッジ認識二重モードを選択するため、モード選択
信号が入力されている。

【００５３】この方法では、使用するレジスタの数、マ
ルチプレクサのビット数が減少するため、ハードウェア
は若干省略できる。ただし、ベクタのＬＳＢ以外のビッ
トが一致するチャネルが複数存在する場合、ベクタが重
複するので注意が必要である。

【００５４】本実施例によれば、ハードウェアは、エッ
ジ検出と検出したエッジの種類を記憶するエッジ記憶部
とを含む入力検出部と、各々のエッジの対応した送出す
べきベクタを用意するベクタ送出部を含む周辺の増加の
みで良く、調停回路に関しては一切の増加を必要としな
い。

【００５５】これにより、図５のように、ロータリーエ
ンコーダから出力される、同一出力信号線の排他的に起
こるパルスの立ち上がりエッジ，立ち下がりエッジを割
り込み信号とする場合にも、１つの割り込み入力チャネ
ルで足りるようになる。

【００５６】第１の発明は、同一出力信号線において排
他的に生じる立ち上がりエッジ，立ち下がりエッジを割
り込み要求入力信号として使用する場合に有効である。
しかも、このような応用は機器制御やパルス検出等、広
く適用が可能である。

【００５７】第２の発明 図６は、第２の発明に係わる実施例の構成であり、これ
を用いて本実施例の説明を行う。ＭＣＵ（２１）は、中
央処理装置であるＭＣＵコア（２２）とＲＥＡＤＹ信号
制御部（２３）、オンチップＩ／Ｏ或いはオンチップメ
モリ等のオンチップデバイス（２４）より構成される。

【００５８】ＲＥＡＤＹ信号発生部（２３）は、チップ
セレクト信号（ＣＳ）を発生する機能とＭＣＵコア（２
２）へＲＥＡＤＹ信号を出力する機能を有する。

【００５９】チップセレクト信号（ＣＳ）は、オンチッ
プデバイス（２４）、外部Ｉ／Ｏ、メモリ等をアクセス
する際に、これらのうち１つを選択する制御信号であ
り、ＣＳ信号発生部（２５）より発生する。

【００６０】ＭＣＵコア２２へのＲＥＡＤＹ信号（ＲＥ
ＡＤＹＯＵＴ）は、アクセスされるデバイス（オンチッ
プデバイス、外部Ｉ／Ｏ、メモリ）によって、その発生
の機構がことなる。デバイスが外部ＲＥＡＤＹ信号を発
生させるのであれば、そのＲＥＡＤＹ信号（ＥＸＲＥＡ
ＤＹ）をＭＣＵコア２２へのＲＥＡＤＹ信号（ＲＥＡＤ
ＹＯＵＴ）として伝搬する。

【００６１】一方、デバイス側がＲＥＡＤＹ信号発生機
能を持たず、ＲＥＡＤＹ信号発生部（２３）がＲＥＡＤ
Ｙ信号を発生させるのであれば、すなわち、内部ＲＥＡ
ＤＹ信号＆ＭＡＳＫ信号発生部（２６）が内部ＲＥＡＤ
Ｙ信号（ＲＤＹＩＮ）を発生させるのであれば、これが
ＭＣＵコア（２２）へＲＥＡＤＹ信号（ＲＥＡＤＹＯＵ
Ｔ）として出力される。

【００６２】また、内部ＲＥＡＤＹ信号＆ＭＡＳＫ信号
発生部（２６）が発生するもう１つの信号であるＭＡＳ
Ｋ信号は、入力した外部ＲＥＡＤＹ信号（ＥＸＲＥＡＤ
Ｙ）をＭＣＵコア（２２）へのＲＥＡＤＹ信号（ＲＥＡ
ＤＹＯＵＴ）として伝搬させない機能（マスクする機
能）をもつ。

【００６３】図７は、図６に示した内部ＲＥＡＤＹ信号
＆ＭＡＳＫ信号発生部（２６）の構成図である。

【００６４】内部ＲＥＡＤＹ信号＆ＭＡＳＫ信号発生部
（２６）は、ＲＥＡＤＹパラメータレジスタ（３１）、
カウンタＡ（３２：内部ＲＥＡＤＹ信号発生部）、カウ
ンタＢ（３３：ＭＡＳＫ信号発生部）、ＭＵＸ（３４）
により構成されている。

【００６５】ＲＥＡＤＹパラメータレジスタ（３１）
は、５ビットにより構成されている。ここで、上位３ビ
ットはウエイトサイクル挿入期間を、下位２ビットはＭ
ＡＳＫ期間を指定する。これは後述する２つのカウンタ
の初期値を与えるものである。これらの値は、ソフトウ
エアにより設定できる。なお、ビット幅を大きくするこ
とにより、ウエイトサイクル挿入期間及びＭＡＳＫ期間
を長くできるよう構成することも可能である。

【００６６】設定値と動作のサイクルの条件を図８に示
すが。注意を要するのは、上位３ビットを”０００”と
設定すると内部ＲＥＡＤＹは発生せず、下位２ビット
を”００”と設定するとＭＡＳＫ信号を発生しないとい
うことである。

【００６７】ＭＵＸ（３４）は、ＣＳ信号に基づいて複
数のデバイスに対応するあるＲＥＡＤＹパラメータレジ
スタのうち１つを選択する。選択されたレジスタの値
が、カウンタＡ、及びカウンタＢにロードされる。尚、
ＣＳ信号のアクティブになるタイミングは、アドレスの
発生するタイミングと同時であり、これはＡＳ信号がア
クティブになるタイミングにほぼ一致する。

【００６８】カウンタＡ（３２：内部ＲＥＡＤＹ信号発
生部）は、３ｂｉｔのバイナリカウンタである。これ
は、ＲＥＡＤＹパラメータレジスタ（３１）のウエイト
サイクル挿入期間設定値を基に、内部ＲＥＡＤＹ信号を
発生させる。このカウンタＡの持つ値が、”１１１”の
とき、内部ＲＥＡＤＹ信号がアクティブになり、（すな
わち、ＲＤＹＩＮ＝”ｈｉｇｈ”）、上記以外のとき、
インアクティブになる。

【００６９】尚、カウント動作はカウンタの値が”００
０”であるか、或いはカウントアップして”１１１”に
なると停止する。したがって、もしレジスタの値が”０
００”であった場合には、カウンタの初期値が”００
０”となり、カウンタは動作しないので内部ＲＥＡＤＹ
信号は発生しない。

【００７０】一方、カウンタＢ（３３：ＭＡＳＫ信号発
生部）は、２ｂｉｔのバイナリカウンタである。これ
は、ＲＥＡＤＹパラメータレジスタ（３１）のＭＡＳＫ
期間設定値を基に、外部ＲＥＡＤＹ信号が遅れるか否か
に拘らず、ＭＡＳＫ信号を発生させる。このカウンタＢ
の持つ値が、”００”以外の値のとき、ＭＡＳＫ信号が
アクティブになり、（すなわち、ＭＡＳＫ＝”ｈｉｇ
ｈ”）、”００”の値のとき、インアクティブになる。

【００７１】これも、カウント動作はカウンタの値が”
００”になると停止する。したがって、これも、もしレ
ジスタの値が”００”であった場合には、カウンタＡの
ときと同様にカウンタは動作しないため、ＭＡＳＫ信号
は発生しない。

【００７２】図９は、内部ＲＥＡＤＹ信号＆ＭＡＳＫ信
号発生部（カウンタＡ，カウンタＢ）（２６）の動作を
示しており、これを基に２つのカウンタの動作と内部Ｒ
ＥＡＤＹ信号、ＭＡＳＫ信号の発生の機構を説明する。

【００７３】サイクルＴ１において、ＤＳがインアクテ
ィブのまま、ＡＳがアクティブになると、つぎのサイク
ルＴ２において、複数のＲＥＡＤＹパラメータレジスタ
（３１）のうち、ＭＵＸ（３４）により選択された１つ
のレジスタの内容（５ビット）が、カウンタＡ（３ビッ
ト）、及びカウンタＢ（２ビット）にロードされる。

【００７４】図９の例では、そのレジスタ値は”１０１
１０”とする。これは、前サイクルが外部ＲＥＡＤＹ信
号であった場合に備えてバスサイクルの前半の２サイク
ル期間これをマスクし、かつ本バスサイクルは２ウエイ
トサイクル挿入されることを意味する。

【００７５】サイクルＴ２では、カウンタＡの値は”１
０１”であるので、ＲＤＹＩＮは”ｌｏｗ”（インアク
ティブ）になる。一方、カウンタＢの値は”１０”であ
るので、ＭＡＳＫは”ｈｉｇｈ”（アクティブ）にな
る。

【００７６】サイクルＴ２では、ＡＳがインアクティブ
に、ＤＳがアクティブになるので、次のサイクルＴＷ１
では、カウンタＡ、及びカウンタＢは、カウントアップ
され、カウンタＡの値は”１１０”に、カウンタＢの値
は”１１”になる。

【００７７】さらに次のサイクルＴＷ２でも、同様にカ
ウンタＡ、及びカウンタＢは、カウントップされるが、
カウンタＡの値は”１１１”になるので、ＲＤＹＩＮ
は”ｈｉｇｈ”（アクティブ）に、カウンタＢの値は”
００”になるので、ＭＡＳＫは”ｌｏｗ”（インアクテ
ィブ）になる。

【００７８】サイクルＴ３では、カウンタＡは、その値
が”１１１”の状態なので、カウント動作を停止し、Ｒ
ＤＹＩＮは”ｈｉｇｈ”（アクティブ）のまま維持す
る。カウンタＢは、その値が”００”の状態なので、そ
のままカウント動作を停止し、ＭＡＳＫ信号は”ｌｏ
ｗ”（インアクティブ）の状態を維持する。

【００７９】サイクルＴ４では、サイクルＴ１と同様の
動作が行われる。すなわち、次のバスサイクルにおいて
アクセスするデバイスに対応して、ＭＵＸ（３４）によ
り選択されたＲＥＡＤＹパラメータレジスタ（３１）の
値がロードされる。

【００８０】図１０は、本実施例におけるバスタイミン
グを示している。図において、サイクルはＳ１からＳ２
３まで示してあるが、このうち、サイクルＳ６からＳ２
３までは、図９のサイクルＴ１からＴ４までに対応して
いる。同例においては、前半のバスサイクルＡを外部デ
バイスとのアクセスサイクルとする。

【００８１】後半のバスサイクルは２サイクルウエイト
を必要とするバスサイクルであり、これは外部デバイス
とのアクセスサイクルでもオンチップデバイスとのそれ
でもよい。また、バスサイクルＢのＲＥＡＤＹ信号は、
図９と一致させる説明の都合上、内部ＲＥＡＤＹ信号と
したが外部ＲＥＡＤＹ信号としても良い。

【００８２】次に、図１０を用いて動作を説明する。バ
スサイクルＡは、３サイクルのウエイトサイクルが挿入
される。サイクルＳ５において、バスサイクルＡに対応
したＲＥＡＤＹ信号がアクティブになる。このＲＥＡＤ
Ｙ信号を受けて、次のサイクルＳ６のクロックの立ち下
がりにおいて、インアクティブになりバスサイクルＡは
終了する。バスサイクルはパイプライン方式であるた
め、サイクルＳ６において、バスサイクルＢはすでに開
始している。

【００８３】バスサイクルＢでは、サイクルＳ７のクロ
ックの立ち下がりにおいて、ＲＥＡＤＹ信号をサンプリ
ングする。ここで、前のバスサイクルＡの（外部）ＲＥ
ＡＤＹ信号のインアクティブになるタイミングが遅れ、
依然としてアクティブのままであるとき、これがもし、
ＭＣＵコア（２２）に伝搬し、ＲＥＡＤＹＯＵＴ信号と
して認識されると、次のサイクルＳ８においてバスサイ
クルＢは終了してしまう。

【００８４】しかし、ＭＡＳＫ信号がアクティブである
と図のように、これが前バスサイクルＡのＲＥＡＤＹ信
号をマスクするため、ＲＥＡＤＹＯＵＴ信号はアクティ
ブにならず、ＲＥＡＤＹ信号として認識されずに済む。
そして、サイクルＳ９において、本来のバスサイクルＢ
に対応したＲＥＡＤＹ信号がアクティブになり、これを
サンプリングすることにより、サイクルＳ１０において
バスサイクルＢが終了する。

【００８５】これにより、前バスサイクルＡのＲＥＡＤ
Ｙ信号により、バスサイクルＢが誤ってノーウエイトで
動作するようなことが避けられる。ただし、もしバスサ
イクルＢが本来ノーウエイトで動作する場合には、バス
サイクルＢの開始後、直ちにこれに対応したＲＥＡＤＹ
信号がアクティブになるので、外部ＲＥＡＤＹ信号をマ
スクする必要はないことを付記しておく。

【００８６】

【発明の効果】以上述べてきたように、第１の発明によ
れば、若干のハードウェアの増加により、同一の出力信
号線の排他的に生じる立ち上がりエッジ，立ち下がりエ
ッジの割り込み要求入力信号を１つのチャネルに入力す
るため、割り込み制御装置のもつ複数の割り込み要求入
力チャネルのうち、占有されるチャネルの数を減らすこ
とができ、無駄なく割り込み要求入力チャネルが利用で
きる。

【００８７】また、第２の発明によれば、パイプライン
方式であるバイサイクルにおいて、バスサイクルの終了
を知らせるＲＥＡＤＹ信号を早い時期にサンプリングす
る必要があるとき、外部デバイスから返ってくる外部Ｒ
ＥＡＤＹ信号のアクティブである期間が延びて、インア
クティブになるタイミングに遅延が生じた場合に備え
て、この遅延したＲＥＡＤＹ信号をバスサイクルの前半
の必要な数クロック期間にマスクする機能を持たせるこ
とにより、誤った動作を回避し正常な動作を保証するこ
とができる。

【図面の簡単な説明】

【図１】第１の発明に係わる割り込み制御装置の一実施
例の構成図である。

【図２】図１におけるｃｈ＿０〜３の入力検出部（１
１）の詳細図である。

【図３】図１におけるベクタ選択回路Ａ（１５）の第１
の構成図と第２の構成図である。

【図４】ベクタ選択回路Ａ（１５）を第１の構成とした
場合の割り込みベクタレジスタ（１４）の構成図であ
る。

【図５】第１の発明に係わる割り込み制御装置とロータ
リーエンコーダとの接続例である。

【図６】第２の発明に係わるＲＥＡＤＹ信号発生装置の
一実施例の構成図である。

【図７】図６で示した内部ＲＥＡＤＹ信号＆ＭＡＳＫ信
号発生部の構成図である。

【図８】図７で示したレジスタの設定値と動作サイクル
の条件を示す図である。

【図９】図７で示した内部ＲＥＡＤＹ信号＆ＭＡＳＫ信
号発生部の動作タイミング図である。

【図１０】第２の発明におけるバスサイクルを示すタイ
ミング図である。

【図１１】ロータリーエンコーダによる出力信号の波形
である。

【図１２】従来の割り込み制御装置とロータリーエンコ
ーダとの接続例である。

【図１３】従来の割り込み制御装置の構成図である。

【図１４】パイプライン方式のバスサイクルにおける従
来のバスタイミング図である。

【符号の説明】

１１ 入力検出部 １２ 調停回路 １３ ベクタ選択回路Ｂ １４ 割り込みベクタレジスタ １５ ベクタ選択回路Ａ １６ エッジ記憶部 １７ エッジ検出部 １８ 要求記憶部 １９ レベル認識部 １１０ ベクタ制御信号 １１１ 割り込み入力有り認識信号 ２１ マイクロコントローラユニット（ＭＣＵ） ２２ ＭＣＵコア ２３ ＲＥＡＤＹ信号制御部 ２４ オンチップデバイス ２５ ＣＳ（チップセレクト）信号発生部 ２６ 内部ＲＥＡＤＹ信号＆ＭＡＳＫ信号発生部 ３１ ＲＥＡＤＹパラメータレジスタ ３２ 内部ＲＲＥＡＤＹ信号発生部（カウンタＡ） ３３ ＭＡＳＫ信号発生部（カウンタＢ） ３４ ＭＵＸ（マルチプレクサ）

Claims (2)

【特許請求の範囲】
1. 【請求項１】 立ち上がりエッジ，立ち下がりエッジの
   うち一方を割り込み要求入力信号と認識する単一モード
   割り込み要求入力チャネルと、立ち上がりエッジ，立ち
   下がりエッジの何れも割り込み要求入力信号として認識
   する二重モード割り込み要求入力チャネルと、割り込み
   要求入力チャネル間の優先順位の調停を行う調停手段
   と、調停により前記二重モード割り込み要求入力チャネ
   ルが選ばれた場合、立ち上がりエッジ，立ち下がりエッ
   ジに各々対応した割り込みベクタを送出する手段からな
   る割り込み制御装置を備えたことを特徴とするマイクロ
   コントローラユニット。
2. 【請求項２】 バスサイクルの期間が異なる外部デバイ
   スと接続可能でオンチップデバイスを搭載しているマイ
   クロコントローラユニットであって、 前記外部デバイス及びオンチップデバイスから出力さ
   れ、これらのデバイスとのバスサイクルの終了を指示す
   る外部ＲＥＡＤＹ信号を入力して中央処理装置へ与える
   と共に、前記外部デバイス及びオンチップデバイスがＲ
   ＥＡＤＹ信号を発生させる機能を持たない場合、これら
   のデバイスとのバスサイクルの終了を指示する内部ＲＥ
   ＡＤＹ信号を発生するＲＥＡＤＹ信号発生手段と、前記
   内部ＲＥＡＤＹ信号を発生するタイミング及びその発生
   の有無を決定する手段と、バスサイクルの前半に前サイ
   クルの外部ＲＥＡＤＹ信号を必要な期間マスクするマス
   ク信号を発生するマスク信号発生手段と、前記マスク信
   号の発生する期間及び有無を決定する手段とからなるＲ
   ＥＡＤＹ信号発生装置を備えたことを特徴とするマイク
   ロコントローラユニット。