JPS60176145A - 割込み処理回路 - Google Patents
割込み処理回路Info
- Publication number
- JPS60176145A JPS60176145A JP3323284A JP3323284A JPS60176145A JP S60176145 A JPS60176145 A JP S60176145A JP 3323284 A JP3323284 A JP 3323284A JP 3323284 A JP3323284 A JP 3323284A JP S60176145 A JPS60176145 A JP S60176145A
- Authority
- JP
- Japan
- Prior art keywords
- processing
- interruption
- interrupt
- signal
- microprocessor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ）発明の技術分野
本発明はマイクロプロセッサ等のデータ処理部により制
御される処理装置に係り、特に短時間に複数回の割込み
が発生した場合の処理を確実に実行し得る割込み処理回
路に関する。
御される処理装置に係り、特に短時間に複数回の割込み
が発生した場合の処理を確実に実行し得る割込み処理回
路に関する。
（ｂ）従来技術と問題点
従来のマイクロプロセッサにより制御される処理装置で
は、割込み発生をマイクロプロセッサに通知する割込み
処理回路が、割込み信号によりセントされ、マイクロプ
ロセッサがプログラムにより該別込みの処理を完了した
時にリセットされる一時記憶方式の単純なものであるた
め、プログラムが処理中の短時間の間に複数回割込みが
発生した場合は、その複数の割込みが一回の要因と判定
されると言う欠点がある。
は、割込み発生をマイクロプロセッサに通知する割込み
処理回路が、割込み信号によりセントされ、マイクロプ
ロセッサがプログラムにより該別込みの処理を完了した
時にリセットされる一時記憶方式の単純なものであるた
め、プログラムが処理中の短時間の間に複数回割込みが
発生した場合は、その複数の割込みが一回の要因と判定
されると言う欠点がある。
（Ｃ）発明の目的
本発明の目的は上記欠点に鑑み、複数回数発生する割込
みに対し、割込み発生回数を計数し、その割込みに対応
して処理した処理回数を計数して比較することにより、
確実に発生した割込みに対する処理を行い得るようにし
た割込み処理回路を提供することにある。
みに対し、割込み発生回数を計数し、その割込みに対応
して処理した処理回数を計数して比較することにより、
確実に発生した割込みに対する処理を行い得るようにし
た割込み処理回路を提供することにある。
（ｄ）発明の構成
本発明の構成はデータ処理部への割込み信号により計数
値をカウントアンプし、該別込み要因を処理した処理信
号とクロシフとの論理積によるりロック出力で前記計数
値をカウントダウンするアップ／ダウン・カウンタを設
け、割込み信号が入力した場合、該アップ／ダウン・カ
ウンタの計数値が所定の値になる迄前記データ処理部に
対して割込み要因の処理を指示し続けるようにしたもの
である。
値をカウントアンプし、該別込み要因を処理した処理信
号とクロシフとの論理積によるりロック出力で前記計数
値をカウントダウンするアップ／ダウン・カウンタを設
け、割込み信号が入力した場合、該アップ／ダウン・カ
ウンタの計数値が所定の値になる迄前記データ処理部に
対して割込み要因の処理を指示し続けるようにしたもの
である。
（ｅ）発明の実施例
本発明はアップ／ダウン・カウンタのカウントアツプ機
能とカウントダウン機能を利用し、割込み入力信号の回
数でカウントアツプして、その入力信号に対応した処理
完了信号によりカウントダウンして、カウンタの値が′
０″となる迄割込み入力に対する処理を行わせることに
より、確実に割込み入力回数分の処理を実行させるよう
にしたものである。
能とカウントダウン機能を利用し、割込み入力信号の回
数でカウントアツプして、その入力信号に対応した処理
完了信号によりカウントダウンして、カウンタの値が′
０″となる迄割込み入力に対する処理を行わせることに
より、確実に割込み入力回数分の処理を実行させるよう
にしたものである。
第１図は本発明の一実施例を示す回路のブロック図で、
第２図は第１図の動作を説明するタイムチャートである
。端子６から第２図６に示す如く割込み信号がＯＲ回路
１を経てアップ／ダウン（Ｕ／Ｄ）カウンタ２に入る。
第２図は第１図の動作を説明するタイムチャートである
。端子６から第２図６に示す如く割込み信号がＯＲ回路
１を経てアップ／ダウン（Ｕ／Ｄ）カウンタ２に入る。
アップ／ダウン・カウンタ２は前記割込み信号によりカ
ウントアンプし、その計数値は第２図２で示す如く■と
なる。
ウントアンプし、その計数値は第２図２で示す如く■と
なる。
従ってアップ／ダウン・カウンタ２の出力はＡＮＤ回路
５を経て端子９より第２図９で示す如くマイクロプロセ
ッサの割込み端子に割込み発生を通知する。そこでマイ
クロプロセッサはプログラムによりその割込み要因を処
理する。処理が完了すると端子８に第２図８で示す如き
処理完了信号がマイクロプロセッサより送られて来る。
５を経て端子９より第２図９で示す如くマイクロプロセ
ッサの割込み端子に割込み発生を通知する。そこでマイ
クロプロセッサはプログラムによりその割込み要因を処
理する。処理が完了すると端子８に第２図８で示す如き
処理完了信号がマイクロプロセッサより送られて来る。
この処理完了信号はＡＮＤ回路３で端子７より入る第２
図７で示す如きクロックをＯＲ回路ｌを経てアップ／ダ
ウン・カウンタ２に送出すると共にＮＯ７回路４を経て
第２図１０で示す如くアップ／ダウン・カウンタ２のア
ップ／ダウン（Ｕ／Ｄ）切替信号を反転させる。アップ
／ダウン・カウンタ２は端子７より前記の如＜ＡＮＤ回
路３とＯＲ回路１を経て入るクロックに同期してカウン
トダウンするため′、その計数値はＯとなる。従ってＡ
ＮＤ回路５の出力は処理すべき割込み要因が無くなった
ことを端子９を経てマイクロプロセッサに通知する。
図７で示す如きクロックをＯＲ回路ｌを経てアップ／ダ
ウン・カウンタ２に送出すると共にＮＯ７回路４を経て
第２図１０で示す如くアップ／ダウン・カウンタ２のア
ップ／ダウン（Ｕ／Ｄ）切替信号を反転させる。アップ
／ダウン・カウンタ２は端子７より前記の如＜ＡＮＤ回
路３とＯＲ回路１を経て入るクロックに同期してカウン
トダウンするため′、その計数値はＯとなる。従ってＡ
ＮＤ回路５の出力は処理すべき割込み要因が無くなった
ことを端子９を経てマイクロプロセッサに通知する。
ここで第２図６に示す如く割込みが続けて発生し、最初
の割込み要因の処理が完了しない中に次の割込み信号が
端子６より入ると、アップ／ダウン・カウンタ２は第２
図２に示す如く■、■とカウントアツプし、途中でマイ
クロプロセッサより最初の割込み要因を処理した処理完
了信号８を受けると、クロック７に同期してカウントダ
ウンして計数値を■に戻し、続いて入る割込み信号によ
り、又カウントアンプして計数値を■とする。従って第
２図９に示す如く端子９からは処理すべき割込み要因が
継続して存在することをマイクロプロセッサに通知する
。そしてアップ／ダウン・カウンタ２の計数値がＯにな
る迄この通知を継続するため、マイクロプロセッサは確
実に割込み信号の入力回数分の処理を遂行する。
の割込み要因の処理が完了しない中に次の割込み信号が
端子６より入ると、アップ／ダウン・カウンタ２は第２
図２に示す如く■、■とカウントアツプし、途中でマイ
クロプロセッサより最初の割込み要因を処理した処理完
了信号８を受けると、クロック７に同期してカウントダ
ウンして計数値を■に戻し、続いて入る割込み信号によ
り、又カウントアンプして計数値を■とする。従って第
２図９に示す如く端子９からは処理すべき割込み要因が
継続して存在することをマイクロプロセッサに通知する
。そしてアップ／ダウン・カウンタ２の計数値がＯにな
る迄この通知を継続するため、マイクロプロセッサは確
実に割込み信号の入力回数分の処理を遂行する。
（ｆ）発明の詳細
な説明した如く、本発明は割込み入力の発生件数を計数
し、その処理件数により発生件数を減算するため確実に
その件数分の処理を実行することが出来る。
し、その処理件数により発生件数を減算するため確実に
その件数分の処理を実行することが出来る。
第１図は本発明の一実施例を示す回路のブロック図、第
２図は第１図の動作を説明するタイムチャートである。 ｌはＯＲ回路、２はアップ／ダウン・カウンタ、３．５
はＡＮＤ回路、４はＮ Ｏ’Ｉ”回路である。
２図は第１図の動作を説明するタイムチャートである。 ｌはＯＲ回路、２はアップ／ダウン・カウンタ、３．５
はＡＮＤ回路、４はＮ Ｏ’Ｉ”回路である。
Claims (1)
- データ処理部への割込み信号により計数値をカウントア
ンプし、該データ処理部が該別込み要因を処理した際に
出力する処理信号とクロック信号との論理積により前記
計数値をカウントダウンするアップ／ダウン・カウンタ
を設り、該データ処理部へ割込み信号が入力し・た場合
、該アップ／ダウン・カウンタの計数値が所定の値にな
る迄前記データ処理部に対して割込み要因の処理を指示
し続けることを特徴とする割込み処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3323284A JPS60176145A (ja) | 1984-02-23 | 1984-02-23 | 割込み処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3323284A JPS60176145A (ja) | 1984-02-23 | 1984-02-23 | 割込み処理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60176145A true JPS60176145A (ja) | 1985-09-10 |
Family
ID=12380708
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3323284A Pending JPS60176145A (ja) | 1984-02-23 | 1984-02-23 | 割込み処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60176145A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0481932A (ja) * | 1990-07-25 | 1992-03-16 | Toshiba Corp | 割込みコントローラ |
| WO2005013130A1 (ja) * | 2003-08-04 | 2005-02-10 | Hitachi, Ltd. | リアルタイム制御システム |
-
1984
- 1984-02-23 JP JP3323284A patent/JPS60176145A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0481932A (ja) * | 1990-07-25 | 1992-03-16 | Toshiba Corp | 割込みコントローラ |
| WO2005013130A1 (ja) * | 2003-08-04 | 2005-02-10 | Hitachi, Ltd. | リアルタイム制御システム |
| US7484214B2 (en) | 2003-08-04 | 2009-01-27 | Hitachi, Ltd. | Real time control system |
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