JPH01293449A - ウォッチドッグタイマ - Google Patents
ウォッチドッグタイマInfo
- Publication number
- JPH01293449A JPH01293449A JP63124024A JP12402488A JPH01293449A JP H01293449 A JPH01293449 A JP H01293449A JP 63124024 A JP63124024 A JP 63124024A JP 12402488 A JP12402488 A JP 12402488A JP H01293449 A JPH01293449 A JP H01293449A
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- JP
- Japan
- Prior art keywords
- terminal
- signal
- output
- reset
- time
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000005856 abnormality Effects 0.000 claims abstract description 18
- 238000000034 method Methods 0.000 description 9
- 230000003111 delayed effect Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000001514 detection method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
し発明の目的］
（産業上の利用分野）
この発明は、ウォッチドッグタイマに関する。
（従来の技術）
コンピュータが一定のプログラムにしたがって演算処理
を実行している時、例えばノイズ等の原因により異常が
発生し、放置しておくと暴走などの状況を作り出してし
まう。こうした状況を最少限にとどめるために、異常を
発生時点で検出するためのウォッチドッグタイマと呼ば
れる異常検出回路が具備されている。このウォッチドッ
グタイマは異常を検出すると、マイクロコンピュータに
リセット信号を送出し、初期状態から再度プログラムの
処理実行を行なわせるものである。
を実行している時、例えばノイズ等の原因により異常が
発生し、放置しておくと暴走などの状況を作り出してし
まう。こうした状況を最少限にとどめるために、異常を
発生時点で検出するためのウォッチドッグタイマと呼ば
れる異常検出回路が具備されている。このウォッチドッ
グタイマは異常を検出すると、マイクロコンピュータに
リセット信号を送出し、初期状態から再度プログラムの
処理実行を行なわせるものである。
ウォッチドッグタイマはカウンタが時間計数を開始して
、オーバーフローになると、マイクロコンピュータに対
し、リセット信号を出力するが、正常時にはこの信号出
力前にクリア信号が入力されるので、カウンタはリセッ
トされて再び時間計数を開始する。
、オーバーフローになると、マイクロコンピュータに対
し、リセット信号を出力するが、正常時にはこの信号出
力前にクリア信号が入力されるので、カウンタはリセッ
トされて再び時間計数を開始する。
一方、異常時には、何らかの原因により異常が発生し、
クリア信号の出力が遅れたり、または出力されないため
、°リセット信号はマイクロコンピュータへ出力される
。
クリア信号の出力が遅れたり、または出力されないため
、°リセット信号はマイクロコンピュータへ出力される
。
このようにして異常の検出およびマイクロコンピュータ
のリセットを行なっていた。
のリセットを行なっていた。
（発明が解決しようとする課題）
ところで従来、上述したように異常が発生した時、クリ
ア処理の延長および不実行に対して、マイクロコンピュ
ータにリセット信号を出力することで異常検出ができる
反面、カウンタによる時間計数の開始後早い時点でクリ
ア信号を発生するという異常に対してもリセット信号を
クリアするので、本来異常であるにもかかわらず正常処
理扱いとされていた。
ア処理の延長および不実行に対して、マイクロコンピュ
ータにリセット信号を出力することで異常検出ができる
反面、カウンタによる時間計数の開始後早い時点でクリ
ア信号を発生するという異常に対してもリセット信号を
クリアするので、本来異常であるにもかかわらず正常処
理扱いとされていた。
この発明は上記に鑑みてなされたもので、その目的とし
ては、確実に異常検出のできるウォッチドッグタイマを
提供することにある。
ては、確実に異常検出のできるウォッチドッグタイマを
提供することにある。
［発明の構成］
（課題を解決するための手段）
この発明は上記課題を解決するために、プログラムの実
行に伴って、計数される一定時間内にクリア信号が入力
されることを検出してコンピュータにリセット信号を出
力し異常を報知するウォッチドッグタイマにおいて、前
記一定時間の終了時に対し設定時間前のみ前記クリア信
号の入力を許可する信号制御手段を設けたことを要旨と
する。
行に伴って、計数される一定時間内にクリア信号が入力
されることを検出してコンピュータにリセット信号を出
力し異常を報知するウォッチドッグタイマにおいて、前
記一定時間の終了時に対し設定時間前のみ前記クリア信
号の入力を許可する信号制御手段を設けたことを要旨と
する。
（作用）
上記構成において、計数される一定時間の終了時に対し
設定時間前のみにクリア信号を受付けてリセット信号を
クリアするようにした。
設定時間前のみにクリア信号を受付けてリセット信号を
クリアするようにした。
（実施例〉
以下、本発明の実施例を図に基づいて説明する。
第１図は本発明の一実施例の回路構成図である。
１乃至３はカウンタでありリセット端子材Ｔ−フリップ
７０ツブ（以下、ｒＲＴ−ＦＦＪとする）から構成され
ていて、時間パルス信号をクロック入力としたＲＴ−Ｆ
Ｆ１の出力端子ＱはＲＴ−ＦＦ２のクロック入力へ、Ｒ
Ｔ−ＦＦ２の出力端子ＱはＲＴ−ＦＦ３の７丁７７人力
へ、各々、接続されている。４はカウンタの最終段に設
けられたセット・リセット端子材Ｔ−フリップフロップ
（以下、ｒＲ３Ｔ−ＦＦＪとする）であり、このア丁ア
万人力とＲＴ−ＦＦ３の出力端子Ｑとが接続されていて
、出力端子Ｑはマイクロコンピュータに必要に応じてリ
セット信号を出力するように接続されている。５はセッ
トおよびリセット端子材Ｄ−７リツプ７０ツブ（以下、
ｒＲ８Ｄ−ＦＦＪとする）であり、時間パルス信号を７
丁７７人力とし、この入力端子りがＲＴ−ＦＦ３の出力
端子Ｑに接続され、出力端子ＱがＡＮＤゲート６の一方
の入力端子ｅに、また◇がＡＮＤゲート７の一方の入力
端子ｆにそれぞれ接続されている。ＡＮＤゲート６およ
び７のそれぞれの他方の入力端子９およびｈは、必要に
応じてマイクロコンピュータから出力されるクリア信号
の端子に接続されている。またＡＮＤゲート６の出力端
子はＲＴ−ＦＦ１乃至３およびＲ８Ｔ−ＦＦ４のそれぞ
れのリセット端子Ｒと、Ｒ２Ｏ−ＦＦ５のセット端子Ｓ
に接続されている。さらにＡＮＤゲート７の出力端子は
Ｒ３Ｔ−ＦＦ４のセット端子ＳとＲ２Ｏ−ＦＦ５のリセ
ット端子Ｒに接続されている。なお、Ｒ２Ｏ−ＦＦ５と
ＡＮＤゲート６および７は信号制限手段を構成している
。
７０ツブ（以下、ｒＲＴ−ＦＦＪとする）から構成され
ていて、時間パルス信号をクロック入力としたＲＴ−Ｆ
Ｆ１の出力端子ＱはＲＴ−ＦＦ２のクロック入力へ、Ｒ
Ｔ−ＦＦ２の出力端子ＱはＲＴ−ＦＦ３の７丁７７人力
へ、各々、接続されている。４はカウンタの最終段に設
けられたセット・リセット端子材Ｔ−フリップフロップ
（以下、ｒＲ３Ｔ−ＦＦＪとする）であり、このア丁ア
万人力とＲＴ−ＦＦ３の出力端子Ｑとが接続されていて
、出力端子Ｑはマイクロコンピュータに必要に応じてリ
セット信号を出力するように接続されている。５はセッ
トおよびリセット端子材Ｄ−７リツプ７０ツブ（以下、
ｒＲ８Ｄ−ＦＦＪとする）であり、時間パルス信号を７
丁７７人力とし、この入力端子りがＲＴ−ＦＦ３の出力
端子Ｑに接続され、出力端子ＱがＡＮＤゲート６の一方
の入力端子ｅに、また◇がＡＮＤゲート７の一方の入力
端子ｆにそれぞれ接続されている。ＡＮＤゲート６およ
び７のそれぞれの他方の入力端子９およびｈは、必要に
応じてマイクロコンピュータから出力されるクリア信号
の端子に接続されている。またＡＮＤゲート６の出力端
子はＲＴ−ＦＦ１乃至３およびＲ８Ｔ−ＦＦ４のそれぞ
れのリセット端子Ｒと、Ｒ２Ｏ−ＦＦ５のセット端子Ｓ
に接続されている。さらにＡＮＤゲート７の出力端子は
Ｒ３Ｔ−ＦＦ４のセット端子ＳとＲ２Ｏ−ＦＦ５のリセ
ット端子Ｒに接続されている。なお、Ｒ２Ｏ−ＦＦ５と
ＡＮＤゲート６および７は信号制限手段を構成している
。
次に本実施例の作用を第２図を用いて説明する。
１２図は本実施例のタイミングチャートである。
まず、正常にクリア処理が行なわれた場合について説明
する。第２図（ａ ）に示すように時間パルス信＠（第
２図＜ａ ＞のＷＤＴＣＬＫ）を、■−フリップフロッ
プ１乃至３で構成されるカウンタが計数を開始して、Ｗ
ＤＴＣＬＫの４パルス目の立下がりでＲＴ−ＦＦ３の出
力端子Ｑ（第２図（ａ）のａ）が“Ｈ″となり、この出
力端子Ｑと接続されているＲ２Ｏ−ＦＦ５の入力端子り
も“Ｈ”となる。この結果、Ｒ２Ｏ−ＦＦ５の出力端子
Ｑおよび０は、各々、“Ｈ”および“Ｌ ”となる。こ
れにより、ＡＮＤゲート７は閉じられ、ＡＮＤゲート６
が開かれるのでＡＮＤゲート６が選択される。マイクロ
コンピュータが正常動作の場合、設定時間（Ｒ２Ｏ−Ｆ
Ｆ５の出力端子Ｑが１１ Ｈ１１の状態になった時から
、３パルス目の立下りでＲＴ−ＦＦ３の出力Ｑが“Ｌ
ＩＴの状態になるまでの間）内でのみクリア信＠ＷＤＴ
ｃＬＲを出力するようになっている。したがって、この
設定時間内でクリア信号が出力されると、ＡＮＤゲート
６の出力は“Ｈ″となるので、各Ｔ−フリップ７０ツブ
のリセット端子Ｒに“Ｈ”を与えるとと同時に、Ｒ２Ｏ
−ＦＦ５のセット端子Ｓも“ＨＴＴとなるので、これに
よりマイクロコンピュータに対し、ＲＴ−ＦＦ４の出力
端子Ｑよりリセット信号が送出されることはない。
する。第２図（ａ ）に示すように時間パルス信＠（第
２図＜ａ ＞のＷＤＴＣＬＫ）を、■−フリップフロッ
プ１乃至３で構成されるカウンタが計数を開始して、Ｗ
ＤＴＣＬＫの４パルス目の立下がりでＲＴ−ＦＦ３の出
力端子Ｑ（第２図（ａ）のａ）が“Ｈ″となり、この出
力端子Ｑと接続されているＲ２Ｏ−ＦＦ５の入力端子り
も“Ｈ”となる。この結果、Ｒ２Ｏ−ＦＦ５の出力端子
Ｑおよび０は、各々、“Ｈ”および“Ｌ ”となる。こ
れにより、ＡＮＤゲート７は閉じられ、ＡＮＤゲート６
が開かれるのでＡＮＤゲート６が選択される。マイクロ
コンピュータが正常動作の場合、設定時間（Ｒ２Ｏ−Ｆ
Ｆ５の出力端子Ｑが１１ Ｈ１１の状態になった時から
、３パルス目の立下りでＲＴ−ＦＦ３の出力Ｑが“Ｌ
ＩＴの状態になるまでの間）内でのみクリア信＠ＷＤＴ
ｃＬＲを出力するようになっている。したがって、この
設定時間内でクリア信号が出力されると、ＡＮＤゲート
６の出力は“Ｈ″となるので、各Ｔ−フリップ７０ツブ
のリセット端子Ｒに“Ｈ”を与えるとと同時に、Ｒ２Ｏ
−ＦＦ５のセット端子Ｓも“ＨＴＴとなるので、これに
よりマイクロコンピュータに対し、ＲＴ−ＦＦ４の出力
端子Ｑよりリセット信号が送出されることはない。
次にクリア処理が遅れたり実行されなかった場合につい
て説明する。
て説明する。
第２図（ｂ）に示すように時間パルス信号（第２図（ｂ
）のＷＤＴＣ：ＬＫ）をカウンタが計数を開始して、Ｗ
ＤＴＣＬＫの４パルス目の立下りでＲＴ−ＦＦ３の出力
端子Ｑ（第２図（ｂ）のａ）が“Ｈ”となり、これが、
接続されているＲ２Ｏ−ＦＦ５の入力端子りを“Ｈ”と
する。この時Ｒ８Ｄ−ＦＦ５の出力端子ＱおよびＱは、
各々、“Ｈ″およびＬ″になる。その結果、ＡＮＤゲー
ト６が選択される。そして設定時間内でクリア信号ＷＤ
ＴＣＬＲが出力されないと計数は更に進み、カウンタが
オーバーフローして、８パルス目の立下りでＲＴ−ＦＦ
３の出力端子Ｑが“Ｌ″となるので、これと接続されて
いるＲ８Ｔ−ＦＦ４の１５７７人力もＬ″となり、その
結果出力端子Ｑは“Ｈパ、すなわち、リセット信号はマ
イクロコンピュータに出力される。一方、クリア処理が
遅れた場合には既にマイクロコンピュータに対しリセッ
ト信号は出力されてしまっている。
）のＷＤＴＣ：ＬＫ）をカウンタが計数を開始して、Ｗ
ＤＴＣＬＫの４パルス目の立下りでＲＴ−ＦＦ３の出力
端子Ｑ（第２図（ｂ）のａ）が“Ｈ”となり、これが、
接続されているＲ２Ｏ−ＦＦ５の入力端子りを“Ｈ”と
する。この時Ｒ８Ｄ−ＦＦ５の出力端子ＱおよびＱは、
各々、“Ｈ″およびＬ″になる。その結果、ＡＮＤゲー
ト６が選択される。そして設定時間内でクリア信号ＷＤ
ＴＣＬＲが出力されないと計数は更に進み、カウンタが
オーバーフローして、８パルス目の立下りでＲＴ−ＦＦ
３の出力端子Ｑが“Ｌ″となるので、これと接続されて
いるＲ８Ｔ−ＦＦ４の１５７７人力もＬ″となり、その
結果出力端子Ｑは“Ｈパ、すなわち、リセット信号はマ
イクロコンピュータに出力される。一方、クリア処理が
遅れた場合には既にマイクロコンピュータに対しリセッ
ト信号は出力されてしまっている。
次に、正常より早くクリア処理がなされた場合について
説明する。
説明する。
第２図（Ｃ）に示すように時間パルス信号（第２図（ｃ
）ＷＤＴＣＬＫ）をカウンタが計数を開始して、４パ
ルス目の立下りでＲＴ−ＦＦ３の出力端子Ｑ（第２図（
Ｃ）のａ）が“Ｈ”に、その結果Ｒ８Ｄ−ＦＦ５の出力
端子Ｑおよび０は“Ｈｊ？および１１ Ｌ ＩＴに各々
なるが、それ以前では各々“Ｌ″および“Ｈ”の状態に
あって、ＡＮＤゲート７が選択されている。この状態の
時クリア信号（第２図（Ｃ）ＷＤＴＣＬＲ）が出力され
ると、ＡＮＤゲート７の出力端子と接続されているＲ３
Ｔ−ＦＦ４のセット端子ＳおよびＲ２Ｏ−ＦＦ５のリセ
ット端子Ｒは°゛Ｈ″となるので、Ｒ８−ＦＦ４の出力
端子Ｑも“Ｈ”になるのでマイクロコンピュータに対し
リセット信号を送出する。このリセット状態は、クリア
信！ＷＤＴＣＬＲが“Ｌ”になり、その結果Ｒ８−ＦＦ
４のセット端子ＳがＩＩ ＩＩ＋になっても、ＲＴ−Ｆ
Ｆ３の出力端子ＱがＨＩＴからＬ″に変化する８パルス
目の立下りまで継続される。
）ＷＤＴＣＬＫ）をカウンタが計数を開始して、４パ
ルス目の立下りでＲＴ−ＦＦ３の出力端子Ｑ（第２図（
Ｃ）のａ）が“Ｈ”に、その結果Ｒ８Ｄ−ＦＦ５の出力
端子Ｑおよび０は“Ｈｊ？および１１ Ｌ ＩＴに各々
なるが、それ以前では各々“Ｌ″および“Ｈ”の状態に
あって、ＡＮＤゲート７が選択されている。この状態の
時クリア信号（第２図（Ｃ）ＷＤＴＣＬＲ）が出力され
ると、ＡＮＤゲート７の出力端子と接続されているＲ３
Ｔ−ＦＦ４のセット端子ＳおよびＲ２Ｏ−ＦＦ５のリセ
ット端子Ｒは°゛Ｈ″となるので、Ｒ８−ＦＦ４の出力
端子Ｑも“Ｈ”になるのでマイクロコンピュータに対し
リセット信号を送出する。このリセット状態は、クリア
信！ＷＤＴＣＬＲが“Ｌ”になり、その結果Ｒ８−ＦＦ
４のセット端子ＳがＩＩ ＩＩ＋になっても、ＲＴ−Ｆ
Ｆ３の出力端子ＱがＨＩＴからＬ″に変化する８パルス
目の立下りまで継続される。
したがって本実施例によれば、正常クリア処理不実行ま
たは遅延時はもちろんのこと、クリア処理が早く実行さ
れた場合でもリセット信号をマイクロコンピュータへ出
力するので、確実な異常検出ができる。
たは遅延時はもちろんのこと、クリア処理が早く実行さ
れた場合でもリセット信号をマイクロコンピュータへ出
力するので、確実な異常検出ができる。
１て
なお、本実施例においては回路春ディスクリートＩＣを
用いたが、本発明はこれにとられれるものではなく、例
えば同様の機能を有するアップダウンカウンタ（例えば
東芝社製 プリセッタブルバイナリアップダウンカウン
タ ＴＣ４５１６Ｂ）を用いてもよい。
用いたが、本発明はこれにとられれるものではなく、例
えば同様の機能を有するアップダウンカウンタ（例えば
東芝社製 プリセッタブルバイナリアップダウンカウン
タ ＴＣ４５１６Ｂ）を用いてもよい。
また、時間パルス信号の同期とＴ−フリップ７０ツブの
段数を適宜設定することにより、クリア処理を実行する
最大周期を設定でき、またＴ−フリップフロップの何段
目から出力信号をとりだすかによりクリア処理を実行す
る最小周期を設定できるという利点もある。
段数を適宜設定することにより、クリア処理を実行する
最大周期を設定でき、またＴ−フリップフロップの何段
目から出力信号をとりだすかによりクリア処理を実行す
る最小周期を設定できるという利点もある。
［発明の効果］
以上説明したように、この発明によれば、計数される一
定時間の終了時に対し設定時間前の間のみにクリア信号
を受付けてリセット信号をクリアするようにしたので、
確実に異常検出ができる。
定時間の終了時に対し設定時間前の間のみにクリア信号
を受付けてリセット信号をクリアするようにしたので、
確実に異常検出ができる。
第１図は本発明の一実施例の回路構成を示す図、第２図
は本実施例の機能を示すタイミングチャート図である。 １．２．３・・・リセット端子付Ｔ−フリップフロップ ４、・・・セット・リセット端子材Ｔ−７リツプ７０ツ
ブ ５・・・セット・リセット端子付Ｄ−７リツプフロツブ ６．７・・・ＡＮＤゲート ８・・・信号制限手段
は本実施例の機能を示すタイミングチャート図である。 １．２．３・・・リセット端子付Ｔ−フリップフロップ ４、・・・セット・リセット端子材Ｔ−７リツプ７０ツ
ブ ５・・・セット・リセット端子付Ｄ−７リツプフロツブ ６．７・・・ＡＮＤゲート ８・・・信号制限手段
Claims (1)
- （１）プログラムの実行に伴つて、計数される一定時間
内にクリア信号が入力されないことを検出してコンピュ
ータにリセット信号を出力し異常を報知するウォッチド
ッグタイマにおいて、 前記一定時間の終了時に対し設定時間前の間のみ前記ク
リア信号の入力を許可する信号制限手段を設けたことを
特徴とするウオッチドツグタイマ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63124024A JPH01293449A (ja) | 1988-05-23 | 1988-05-23 | ウォッチドッグタイマ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63124024A JPH01293449A (ja) | 1988-05-23 | 1988-05-23 | ウォッチドッグタイマ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01293449A true JPH01293449A (ja) | 1989-11-27 |
Family
ID=14875144
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63124024A Pending JPH01293449A (ja) | 1988-05-23 | 1988-05-23 | ウォッチドッグタイマ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01293449A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9614432B2 (en) | 2011-04-26 | 2017-04-04 | Renesas Electronics Corporation | PFC signal generation circuit, PFC control system using the same, and PFC control method |
| US9698670B2 (en) | 2011-04-26 | 2017-07-04 | Renesas Electronics Corporation | PFC signal generation circuit, PFC control system using the same, and PFC control method |
-
1988
- 1988-05-23 JP JP63124024A patent/JPH01293449A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9614432B2 (en) | 2011-04-26 | 2017-04-04 | Renesas Electronics Corporation | PFC signal generation circuit, PFC control system using the same, and PFC control method |
| US9698670B2 (en) | 2011-04-26 | 2017-07-04 | Renesas Electronics Corporation | PFC signal generation circuit, PFC control system using the same, and PFC control method |
| US10069404B2 (en) | 2011-04-26 | 2018-09-04 | Renesas Electronics Corporation | PFC signal generation circuit, PFC control system using the same, and PFC control method |
| US10158283B2 (en) | 2011-04-26 | 2018-12-18 | Renesas Electronics Corporation | PFC signal generation circuit, PFC control system using the same, and PFC control method |
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