JPH0430815Y2 - - Google Patents
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- Publication number
- JPH0430815Y2 JPH0430815Y2 JP8852786U JP8852786U JPH0430815Y2 JP H0430815 Y2 JPH0430815 Y2 JP H0430815Y2 JP 8852786 U JP8852786 U JP 8852786U JP 8852786 U JP8852786 U JP 8852786U JP H0430815 Y2 JPH0430815 Y2 JP H0430815Y2
- Authority
- JP
- Japan
- Prior art keywords
- flop
- flip
- input
- nand gate
- input signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- 230000000694 effects Effects 0.000 description 5
- 230000000630 rising effect Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Manipulation Of Pulses (AREA)
Description
【考案の詳細な説明】
〔産業上の利用分野〕
本考案は、電子回路におけるフリツプフロツプ
等のトリガ信号を入力信号の立上りまたは立下り
のエツジで得られるようにした入力回路に関する
ものであり、更に詳しくは、入力信号の所望のエ
ツジにおけるハザードの発生を防止するようにし
た入力回路に関するものである。
等のトリガ信号を入力信号の立上りまたは立下り
のエツジで得られるようにした入力回路に関する
ものであり、更に詳しくは、入力信号の所望のエ
ツジにおけるハザードの発生を防止するようにし
た入力回路に関するものである。
この種の入力回路として、例えば第３図に示す
ような回路方式がある。
ような回路方式がある。
すなわち、第３図において、１〜３はNAND
ゲート、４はセツト・リセツトタイプのフリツプ
フロツプであり、入力信号INの立上りエツジで
フリツプフロツプ４をセツトするための信号を
発生する。
ゲート、４はセツト・リセツトタイプのフリツプ
フロツプであり、入力信号INの立上りエツジで
フリツプフロツプ４をセツトするための信号を
発生する。
第１および第２のNANDゲート１と２は相互
の入力端子と出力端子とをいわゆるタスキ掛けし
て第１のフリツプフロツプを構成し、第1NAND
ゲート１の他方の入力端子に入力信号INを供給
するとともに第3NANDゲート３の入力端子とす
る。第3NANDゲート３の他方の入力端子Ａには
第1NANDゲート１の出力端子を接続する。第
1NANDゲート１とタスキ掛け接続した第
2NANDゲート２の他方の入力端子には、第２の
フリツプフロツプ４の出力端子を接続する。
の入力端子と出力端子とをいわゆるタスキ掛けし
て第１のフリツプフロツプを構成し、第1NAND
ゲート１の他方の入力端子に入力信号INを供給
するとともに第3NANDゲート３の入力端子とす
る。第3NANDゲート３の他方の入力端子Ａには
第1NANDゲート１の出力端子を接続する。第
1NANDゲート１とタスキ掛け接続した第
2NANDゲート２の他方の入力端子には、第２の
フリツプフロツプ４の出力端子を接続する。
次に、第３図の回路の動作を第４図に示すタイ
ミングチヤートを用いて簡単に説明する。
ミングチヤートを用いて簡単に説明する。
先ず、入力信号INがローレベルの状態では、
第1NANDゲート１の出力端子、すなわち第
3NANDゲート３の入力端子Ａはハイレベルであ
り、第3NANDゲート３の出力端子はハイレベ
ルである。
第1NANDゲート１の出力端子、すなわち第
3NANDゲート３の入力端子Ａはハイレベルであ
り、第3NANDゲート３の出力端子はハイレベ
ルである。
この状態では、第２のフリツプフロツプ４の状
態に変化を与えない。入力信号INがローレベル
からハイレベルに変わると、第3NANDゲート３
の出力端子のレベルはローレベルに変化し、こ
のとき、第1NANDゲート１の出力は第2NAND
ゲート２の出力でローレベルに保持されているこ
とから、ハイレベルのまま変化しない。
態に変化を与えない。入力信号INがローレベル
からハイレベルに変わると、第3NANDゲート３
の出力端子のレベルはローレベルに変化し、こ
のとき、第1NANDゲート１の出力は第2NAND
ゲート２の出力でローレベルに保持されているこ
とから、ハイレベルのまま変化しない。
第3NANDゲート３の２つの入力がハイレベル
となることから出力端子がローレベルになると
第２フリツプフロツプ４はセツトされる。その結
果、第２フリツプフロツプ４の出力がローレベ
ルとなり、第2NANDゲート２の出力をハイレベ
ルとするため、第1NANDゲート１の出力はロー
レベルとなる。
となることから出力端子がローレベルになると
第２フリツプフロツプ４はセツトされる。その結
果、第２フリツプフロツプ４の出力がローレベ
ルとなり、第2NANDゲート２の出力をハイレベ
ルとするため、第1NANDゲート１の出力はロー
レベルとなる。
このようにして、第3NANDゲート３の出力端
子は第２のフリツプフロツプ４をセツトするに
足るパルス信号を入力信号INの立上りエツジの
タイミングで発生する。
子は第２のフリツプフロツプ４をセツトするに
足るパルス信号を入力信号INの立上りエツジの
タイミングで発生する。
次に、入力信号INの立下りエツジでは、入力
信号INがハイレベルからローレベルに変わり、
第1NANDゲート１の出力がハイレベルになる。
しかし、通常は、入力信号INと第1NANDゲー
ト１の出力（第3NANDゲート３の入力Ａ）との
間にはゲート１個分の遅れがあるため、第
2NANDゲート３の出力端子はハイレベルのま
まである。すなわち、入力信号INの立下りエツ
ジでは何んの信号も発生しない。
信号INがハイレベルからローレベルに変わり、
第1NANDゲート１の出力がハイレベルになる。
しかし、通常は、入力信号INと第1NANDゲー
ト１の出力（第3NANDゲート３の入力Ａ）との
間にはゲート１個分の遅れがあるため、第
2NANDゲート３の出力端子はハイレベルのま
まである。すなわち、入力信号INの立下りエツ
ジでは何んの信号も発生しない。
おな、第２のフリツプフロツプ４のリセツト端
子は、図示しないが、適当な時期に他の回路か
らリセツトされる。
子は、図示しないが、適当な時期に他の回路か
らリセツトされる。
ところが、このような入力回路では、何んらか
の原因で入力信号INに遅れが発生したような場
合、第４図に点線で示すようなハザード出力を生
じ、システムを誤動作させる欠点がある。
の原因で入力信号INに遅れが発生したような場
合、第４図に点線で示すようなハザード出力を生
じ、システムを誤動作させる欠点がある。
そこで、本考案の目的は、従来方法に見られた
ハザードを防止して確実にシステムを動作させる
ための入力回路を提供することにある。
ハザードを防止して確実にシステムを動作させる
ための入力回路を提供することにある。
このような目的を達成するために、本考案は、
第1NANDゲートと第2NANDゲート２の入・出
力をタスキ掛けした第１のフリツプフロツプ構成
において、第3NANDゲートの入力端子を接続す
る点をインバータを介して第2NANDゲートの出
力側にもつて行くことにより、第3NANDゲート
の入力端子は入力信号に影響されないことに着目
して成したものであり、入力信号の立下りのタイ
ミングで第２のフリツプフロツプがリセツトされ
ていなければ、第3NANDゲートの入力端子はロ
ーレベルを維持してハザードを発生しないように
したものである。
第1NANDゲートと第2NANDゲート２の入・出
力をタスキ掛けした第１のフリツプフロツプ構成
において、第3NANDゲートの入力端子を接続す
る点をインバータを介して第2NANDゲートの出
力側にもつて行くことにより、第3NANDゲート
の入力端子は入力信号に影響されないことに着目
して成したものであり、入力信号の立下りのタイ
ミングで第２のフリツプフロツプがリセツトされ
ていなければ、第3NANDゲートの入力端子はロ
ーレベルを維持してハザードを発生しないように
したものである。
すなわち、本考案は、第１および第２の
NANDゲートによつて第１のフリツプフロツプ
を構成し、そのセツト入力に接続された入力信号
と第１のフリツプフロツプの出力とを第３の
NANDゲートの入力となし、第３のNANDゲー
トの出力を第２のフリツプフロツプのセツト入力
となし、第２のフリツプフロツプの出力を第１の
フリツプフロツプのリセツト信号とする入力回路
において、第１のフリツプフロツプのリセツト入
力側となる第２のNANDゲートの出力端子をイ
ンバータを介して第３のNANDゲートの入力端
子に接続したことを特徴とするものである。
NANDゲートによつて第１のフリツプフロツプ
を構成し、そのセツト入力に接続された入力信号
と第１のフリツプフロツプの出力とを第３の
NANDゲートの入力となし、第３のNANDゲー
トの出力を第２のフリツプフロツプのセツト入力
となし、第２のフリツプフロツプの出力を第１の
フリツプフロツプのリセツト信号とする入力回路
において、第１のフリツプフロツプのリセツト入
力側となる第２のNANDゲートの出力端子をイ
ンバータを介して第３のNANDゲートの入力端
子に接続したことを特徴とするものである。
本考案によれば、第２のフリツプフロツプのリ
セツト信号を発生する第3NANDゲートの入力
端子をインバータを介して第2NANDゲートの出
力端子に接続するような構成にしたので、ハザー
ドが発生しやすい入力信号の立下り時に、第
3NANDゲートの入力の変化が入力信号の変化に
よらないため、第２のフリツプフロツプのリセツ
トされるタイミングが入力信号の立下り以後であ
る限り、ハザードを完全に防止できる効果があ
る。
セツト信号を発生する第3NANDゲートの入力
端子をインバータを介して第2NANDゲートの出
力端子に接続するような構成にしたので、ハザー
ドが発生しやすい入力信号の立下り時に、第
3NANDゲートの入力の変化が入力信号の変化に
よらないため、第２のフリツプフロツプのリセツ
トされるタイミングが入力信号の立下り以後であ
る限り、ハザードを完全に防止できる効果があ
る。
さらにまた、本考案では、第２のフリツプフロ
ツプのリセツトされるタイミングが入力信号の立
下り以前であつても、この入力信号の変化は３段
のゲート遅延を経て第3NANDゲートの入力端子
に伝わるため、ハザードの発生する危険をきわめ
て少なくできる。
ツプのリセツトされるタイミングが入力信号の立
下り以前であつても、この入力信号の変化は３段
のゲート遅延を経て第3NANDゲートの入力端子
に伝わるため、ハザードの発生する危険をきわめ
て少なくできる。
以下に図面を参照して本考案を詳細に説明す
る。
る。
本考案の一実施例を第１図に示す。
第１図において、第３図示の従来回路と同様の
部分には同一記号を付している。すなわち、ここ
で、１〜３はNANDゲート、４は第２のフリツ
プフロツプ、５はインバータを示す。ここでは、
第3NANDゲート３の入力端子Ａをインバータ５
を介して第2NANDゲート２の入力端子に接続す
る。
部分には同一記号を付している。すなわち、ここ
で、１〜３はNANDゲート、４は第２のフリツ
プフロツプ、５はインバータを示す。ここでは、
第3NANDゲート３の入力端子Ａをインバータ５
を介して第2NANDゲート２の入力端子に接続す
る。
このような構成によつて、論理動作上は、特に
第２のフリツプフロツプ４をセツトするパルス信
号を発生する過程においては、第３図における
従来回路と同様に動作するので、その説明は割愛
する。
第２のフリツプフロツプ４をセツトするパルス信
号を発生する過程においては、第３図における
従来回路と同様に動作するので、その説明は割愛
する。
以下では、特に入力信号INの立下りにおける
ハザードを防止できる点について第２図を参照し
て説明する。
ハザードを防止できる点について第２図を参照し
て説明する。
第２図に示すように、本例においても、入力信
号INの立上り時の動作は第３図および第４図の
従来例の場合と同様である。
号INの立上り時の動作は第３図および第４図の
従来例の場合と同様である。
入力信号INの立下り時においては、従来ハザ
ードを発生していた第3NANDゲート３の入力端
子Ａにおけるローレベルからハイレベルへの変化
は、入力信号INの変化には直接に影響されず、
あくまでも第２のフリツプフロツプ４の信号の
変化によつて起る。従つて、第２フリツプフロツ
プ４のリセツト端子が他の回路（図示せず）に
よつてリセツトされるタイミングが、入力信号
INの立下り以後である限り、ハザードは完全に
防止される。また、仮に、前述した第２のフリツ
プフロツプ４のリセツトタイミングが入力信号
INの立下り以前であつても、この場合には、第
3NANDゲート３の入力端子Ａの変化は入力信号
INの変化で起こるが、その信号の伝達が第
1NANDゲート１から第2NANDゲート２、さら
にインバータ５を通じて行なわれるため、ゲート
３個分の遅延があり、第４図に示したようなハザ
ードが発生する危険性は少ない。
ードを発生していた第3NANDゲート３の入力端
子Ａにおけるローレベルからハイレベルへの変化
は、入力信号INの変化には直接に影響されず、
あくまでも第２のフリツプフロツプ４の信号の
変化によつて起る。従つて、第２フリツプフロツ
プ４のリセツト端子が他の回路（図示せず）に
よつてリセツトされるタイミングが、入力信号
INの立下り以後である限り、ハザードは完全に
防止される。また、仮に、前述した第２のフリツ
プフロツプ４のリセツトタイミングが入力信号
INの立下り以前であつても、この場合には、第
3NANDゲート３の入力端子Ａの変化は入力信号
INの変化で起こるが、その信号の伝達が第
1NANDゲート１から第2NANDゲート２、さら
にインバータ５を通じて行なわれるため、ゲート
３個分の遅延があり、第４図に示したようなハザ
ードが発生する危険性は少ない。
以上から明らかなように、本考案によれば、第
２のフリツプフロツプのリセツト信号を発生す
る第3NANDゲートの入力端子をインバータを介
して第2NANDゲートの出力端子に接続するよう
な構成にしたもので、ハザードが発生しやすい入
力信号の立下り時に、第3NANDゲートの入力の
変化が入力信号の変化によらないため、第２のフ
リツプフロツプのリセツトされるタイミングが入
力信号の立下り以後である限り、ハザードを完全
に防止できる効果がある。
２のフリツプフロツプのリセツト信号を発生す
る第3NANDゲートの入力端子をインバータを介
して第2NANDゲートの出力端子に接続するよう
な構成にしたもので、ハザードが発生しやすい入
力信号の立下り時に、第3NANDゲートの入力の
変化が入力信号の変化によらないため、第２のフ
リツプフロツプのリセツトされるタイミングが入
力信号の立下り以後である限り、ハザードを完全
に防止できる効果がある。
さらにまた、本考案では、第２のフリツプフロ
ツプのリセツトされるタイミングが入力信号の立
下り以前であつても、この入力信号の変化は３段
のゲート遅延を経て第3NANDゲートの入力端子
に伝わるため、ハザードの発生する危険を極めて
少なくできる効果がある。
ツプのリセツトされるタイミングが入力信号の立
下り以前であつても、この入力信号の変化は３段
のゲート遅延を経て第3NANDゲートの入力端子
に伝わるため、ハザードの発生する危険を極めて
少なくできる効果がある。
第１図は本考案の一実施例を示す回路図、第２
図は本考案の実施例の動作を説明するタイミング
チヤート、第３図は従来の入力回路の一例を示す
回路図、第４図は第３図示の従来回路の動作を説
明するためのタイミングチヤートである。 １，２，３……NANDゲート、４……第２フ
リツプフロツプ、５……インバータ、IN……入
力信号、……第２フリツプフロツプ４のセツト
信号（端子）、……第２フリツプフロツプ４の
リセツト端子、Ａ……信号。
図は本考案の実施例の動作を説明するタイミング
チヤート、第３図は従来の入力回路の一例を示す
回路図、第４図は第３図示の従来回路の動作を説
明するためのタイミングチヤートである。 １，２，３……NANDゲート、４……第２フ
リツプフロツプ、５……インバータ、IN……入
力信号、……第２フリツプフロツプ４のセツト
信号（端子）、……第２フリツプフロツプ４の
リセツト端子、Ａ……信号。
Claims (1)
- 第１および第２のNANDゲートによつて第１
のフリツプフロツプを構成し、そのセツト入力に
接続された入力信号と前記第１のフリツプフロツ
プの出力とを第３のNANDゲートの入力となし、
該第３のNANDゲートの出力を第２のフリツプ
フロツプのセツト入力となし、該第２のフリツプ
フロツプの出力を前記第１のフリツプフロツプの
リセツト信号とする入力回路において、前記第１
のフリツプフロツプのリセツト入力側となる第２
のNANDゲートの出力端子をインバータを介し
て前記第３のNANDゲートの入力端子に接続し
たことを特徴とする入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8852786U JPH0430815Y2 (ja) | 1986-06-12 | 1986-06-12 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8852786U JPH0430815Y2 (ja) | 1986-06-12 | 1986-06-12 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62201532U JPS62201532U (ja) | 1987-12-22 |
| JPH0430815Y2 true JPH0430815Y2 (ja) | 1992-07-24 |
Family
ID=30946699
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8852786U Expired JPH0430815Y2 (ja) | 1986-06-12 | 1986-06-12 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0430815Y2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1995028037A1 (fr) * | 1994-04-08 | 1995-10-19 | Mars Technology Institute Co., Ltd. | Porte servant a connecter des circuits logiques numeriques |
-
1986
- 1986-06-12 JP JP8852786U patent/JPH0430815Y2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1995028037A1 (fr) * | 1994-04-08 | 1995-10-19 | Mars Technology Institute Co., Ltd. | Porte servant a connecter des circuits logiques numeriques |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62201532U (ja) | 1987-12-22 |
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