JPS63211533A - リレ−制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、リレーのランダム制御に関するものである。

〔従来の技術〕

第３図は、従来のリレー制御装置を示す系統図である。

第３図において、１はワンチップのマイクロコンピュー
タ、２は商用周波信号のエツジを検出してエツジ信号を
出力する入力ポート、３はリレー制御信号を出力する出
力ポート、４はマイクロコンピュータ１の電圧をリレー
用の電圧に昇圧するためのトランジスタアレイ、５はリ
レー、１）はＲＡＭ、１２はＲＯＭ、１３はマイクロコ
ンピュータ１内部のクロックφを発生するクロック回路
、１４はクロックφをカウントして割込み信号を発生す
るカウンタである。

次に動作について説明する。従来のリレー制御は第２図
に示す信号をソフトウェアで作っていた。

第２図（ａ）は商用周波信号の波形を示し、第２図（ｂ
）はマイクロコンピュータｌへ入力するため第２図（ａ
）の商用周波信号を処理して形成された方形波信号を示
す。また、第２図（Ｃ１はリレー制御信号Ｓを示し、Ｔ
Ｏはリレー制御信号の出力を命令する出力命令信号の発
生時刻、ＴＤは商用周波信号の立下りからリレー制御信
号出力までのランダムの遅延時間である。

マイクロコンピュータ１内のプログラムは、まず、商用
周波信号から生じたエツジ信号により第４図（ｂ）の外
部割込みルーチンを実行する。外部割込みルーチンの中
で擬似的に乱数を作り（ステップ２１）、カウンタ１４
に入れる（ステップ２２）。

カウンタ１４では、内部クロックφをカウントし、減算
していく。カウンタ１４がアンダフローすると、プログ
ラムは、第４図（Ｃ）のタイマ割込みルーチンを実行す
る。このタイマ割込みルーチンの中でリレーを制御する
ためのリレー制御信号を出力する（ステップ３１）。な
お、第４図（ａ）はメインルーチンを示し、ステップ４
１によりメイン処理を行なう。

〔発明が解決しようとする問題点〕

従来のリレー制御は以上のようにソフトウェアで行なう
が、リレー制御を行ないながらプログラムで乱数を発生
させることは、ソフト的な負担が大きく、また、メモリ
容量に制限があるために作られた乱数にかたよりが見ら
れるなどの問題があった。

本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、プログラムの負担を軽くすると
ともに乱数のかたよりをなくすことができるリレー制御
装置を得ることにある。

〔問題点を解決するための手段〕

このような目的を達成するために本発明は、商用周波信
号の立上りおよび立下りのエツジを検出しエツジ信号を
出力する入力ポートと、エツジを検出してからの遅延時
間を決める乱数発生装置と、遅延時間に従いリレー制御
信号を遅延させる遅延回路と、リレー制御信号を出力す
る出力ボートとを装置に設けるようにしたものである。

〔作用〕

本発明においては、商用周波信号のエツジの検出からリ
レー制御信号の出力までハードウェアで行なわれる。

〔実施例〕

本発明に係わるリレー制御装置は、商用周波信号のエツ
ジ検出、乱数発生および遅延、リレー制御信号出力とい
う一連の動作をハードウェアで行なうことにより、プロ
グラムの負担を軽くし、乱数のかたよりをなくすもので
ある。

第１図は、本発明に係わるリレー制御装置の一実施例を
示す系統図である。第１図において、２は商用周波信号
の立上りおよび立上りのエツジを検出しエツジ信号を出
力する入力ポート、３はリレー制御信号を出力する出力
ボート、５はリレー、６はマイクロコンピュータ、６１
は乱数発生装置、６２は遅延時間を数える遅延回路とし
てのカウンタ、６３はマイクロコンピュータ内部のクロ
ックψを発生するクロック回路である。

マイクロコンピュータ６においてリレー制’＜Ｂ　１Ｂ
号の出力を命令する出力命令信号ａを解読すると、乱数
発生装置６１で乱数が発生し、カウンタ６２に入力され
る。次に、商用周波信号の立下りのエツジを検出すると
、カウンタ６２は、クロック回路６３で発生するクロッ
クφに従い減算していく。

カウンタ６２がアンダフローすると、出力ボート３から
オンの信号が出る。遅延時間は０〜１８ｍ５であり、オ
フ信号を出力するときは遅延時間はない。このように遅
延時間を可変にすることにより、リレーの接点に印加す
る電圧を種々変えることができ、リレーの寿命を延ばす
ことができる。

なお、上記実施例では、すべてをワンチップのマイクロ
コンピュータ６に内蔵することにしたが、トランジスタ
アレイの中に乱数発生装置、商用周波信号の立下りを検
出するためのボート２遅延時間を数えるためのカウンタ
、クロック回路を収めてもよい。

また、入力ポート２は単独で示したが、マイクロコンピ
ュータ６により構成してもよい。

〔発明の効果〕 以上説明したように本発明は、ハードウェアでリレー制
御信号を出力することにより、プログラムの負担が軽（
なると共に、メモリ容量の制限による乱数のかたよりが
なくなるので遅延時間のかたよりがなくなるという効果
がある。

【図面の簡単な説明】

第１図は本発明に係わるリレー制′４′ＩＶｌ装置の−
実施例を示す系統図、第２図は商用周波信号、方形波信
号、リレー制御信号を示す波形図、第３図は従来のリレ
ー制御装置を示す系統図、第４図はそのソフトウェアを
示すフローチャートである。 ２・・・入力ポート、３・・・出力ボート、５・・・リ
レー、６・・・マイクロコンピュータ、６１・・・乱数
発生装置、６２・・・カウンタ、６３・・・クロック回
路。

Claims (2)

【特許請求の範囲】
1. （１）商用周波信号の立上りおよび立下りのエッジを検
   出しエッジ信号を出力する入力ポートと、前記エッジを
   検出してからの遅延時間を決める乱数発生装置と、前記
   遅延時間に従いリレー制御信号を遅延させる遅延回路と
   、前記リレー制御信号を出力する出力ポートとを備えた
   ことを特徴とするリレー制御装置。
2. （２）入力ポートはマイクロコンピュータにより構成さ
   れ、遅延回路は遅延時間を乱数により可変にしてリレー
   の寿命を延ばすことを特徴とする特許請求の範囲第１項
   記載のリレー制御装置。