JPH04156649A - 割り込み制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 プロセッサを利用した電子機器において、そのプロセッ
サに所定の割り込み要因に対応した割り込み信号を与え
る割り込み制御回路に関し、プロセッサに割り込み信号
を確実に認識させることができることを目的とし、 入力信号が閾値レベルを超えるときに、割り込み要因信
号を出力するレベル比較手段を備えた割り込み制御回路
において、割り込み要因信号が所定時間以上アクティブ
となるときに、それを有効として所定の割り込み信号を
出力する割り込み信号出力手段を備えて構成される。

〔産業上の利用分野〕

本発明は、プロセッサを利用した電子機器において、そ
のプロセッサに所定の割り込み要因に対応した割り込み
信号を与える割り込み制御回路に関する。

〔従来の技術〕

現在、多くの電子機器には、プロセッサが搭載され、そ
のプロセッサによって実行されるソフトウェアの制御に
よって所定の機能が実現されている。

このような電子機器では、例えば、入出力部の制ｉ（周
辺制御）を行うために、処理の起動要因を検出するハー
ドウェアがプロセッサに割り込み信号を与え、プロセッ
サはその割り込み信号に応じて、その起動要因に応じた
処理を行う。また、割り込み信号は、多重処理を実現す
るために処理の流れを切り換えたり、与えられる起動要
因に速やかに応答するリアルタイム処理を行うためにも
利用され、これらの割り込み信号は非同期に、かつ複雑
なタイミングで発生する場合が多い。

したがって、このような電子機器では、各起動要因に対
応する割り込み信号を適宜プロセッサに与える割り込み
制御回路が用いられる。

第５図は、従来の割り込み制御回路の構成例を示す図で
ある。

図において、割り込みを要求する入力信号は比較回路５
１の一方の入力に与えられ、その出力はプロセッサ（Ｃ
ＰＵ）５２の割り込み入力端子に接続される。比較回路
５１の他方の入力には、入力信号のレベルの閾値となる
比較データが与えられる。

このような割り込み制御回路では、比較回路５１は、入
力信号のレベルと比較データのレベルとを比較し、入力
信号のレベルが比較データのレベルより大きくなると、
第６図■に示すように、プロセッサ５２に割り込み信号
を送出する。

第７図は、従来の割り込み制御回路の他の構成例を示す
図である。

図において、本構成例は、比較回路５１とプロセッサ５
２との間にシフトレジスタ７１が挿入された点を除き、
第５図に示す構成例と同じである。

すなわち、本構成例では、比較回路５１の出力はシフト
レジスタ７１のクリア端子ＣＬＲに接続され、シフトレ
ジスタ７１の第四の並列出力Ｑ４はプロセッサ（ＣＰＵ
）５２の割り込み入力端子に接続される。シフトレジス
タ７１のクロック入力端子ＣＫには所定のクロック信号
が与えられ、その直列入力端子Ａはハイレベルに固定設
定される。

このような割り込み制御回路では、入力信号が比較デー
タより大きくなると、シフトレジスタ７１は、そのクリ
ア端子ＣＬＲにハイレベルのクリア信号が与えられてク
リア状態から脱却し、クロック信号に応じて直列入力端
子Ａに固定設定された論理値（ハイレベル）を取り込み
ながらシフトさせる、第８図■、■に対比して示すよう
に、人力信号のパルス幅がクロック信号の４周期以上で
なければ、割り込み信号が出力されない。

〔発明が解決しようとする課題〕

ところで、第５図に示す従来例構成では、比較回路５１
から出力される割り込み信号は、入力信号と比較データ
との比較結果そのものであり、何ら波形整形が施されな
いために、−旦比較データより大きなレベルとなった入
力信号がそのレベルを保持せずに元のレベルに戻った場
合には、割り込み信号の波形がグリッチ状となる（第６
図■）場合があった。このような場合には、プロセッサ
５２は、その割り込み信号の受は付は信号を出力する（
第６図■）が、実際にはその割り込み信号を正常に認識
できず、対応する割り込み処理を起動できなかった。

また、第７図に示す従来例構成では、−旦比較データよ
り大きなレベルとなった入力信号が、割り込み信号をハ
イレベルとするクロック信号の立ち上がりの直後（第９
図■）に元のレベルに戻ると、シフトレジスタ７１がク
リアされ、割り込み信号の波形がグリッチ状となる場合
があった。このような場合にも、プロセッサ５２は、第
５図に示す従来例構成と同様に、その割り込み信号を正
常に認識できなかった。

本発明は、プロセッサに割り込み信号を確実に認識させ
ることができる割り込み制御回路を提供することを目的
とする。

〔課題を解決するための手段〕

第１図は、本発明の原理ブロック図である。

図において、レベル比較手段１１は、入力信号が闇値レ
ベルを超えるときに、割り込み要因信号を出力する。

割り込み信号出力手段１３は、割り込み要因信号が所定
時間以上アクティブとなるときに、それを有効として所
定の割り込み信号を出力する。

〔作　用〕

本発明では、割り込み信号出力手段１３は、割り込み要
因信号が所定時間以上アクティブであると、それを有効
として所定の割り込み信号を出力する。

一方、割り込み要因信号がアクティブである時間が所定
の時間より短い場合には、割り込み信号出力手段１３は
割り込み信号を出力しない。

すなわち、入力信号の雑音成分は、アクティブとなる時
間が所定の時間に満たないので割り込み信号出力手段１
３によって阻止され、正規の割り込み要因に対応する入
力信号のみが割り込み信号として出力される。

［実施例］ 以下、図面に基づいて本発明の実施例について詳細に説
明する。

第２図は、本発明の一実施例を示す図である。

図において、第７図に示すものとその機能および構成が
同じものについては、同じ参照番号を付与して表し、こ
こではその説明を省略する。

本発明の特徴とする構成は、本実施例では、比較回路５
１の出力とシフトレジスタ７１のクリア端子ＣＬＲとの
間に、シフトレジスタ７１のシフト動作の続行制御を行
うオアゲート２１を設け、さらにシフトレジスタ７１と
プロセッサ５２との間に一定パルス幅の割り込み信号を
発生するインバータ２２、アンドゲート２３およびイン
バータ２４を設けた点にある。

すなわち、オアゲート２１の各入力には、比較回路５１
の出力とシフトレジスタ７１の第二並列出力Ｑ２とが接
続され、その出力はシフトレジスタ７１のクリア端子Ｃ
ＬＲに接続される。また、比較回路５１の出力は、シフ
トレジスタ７１の直列人力Ａにも接続される。シフトレ
ジスタ７１の第三並列出力Ｑ３はアンドゲート２３の一
方の入力に接続され、シフトレジスタ７１の第四並列出
力Ｑ４はインバータ２２を介してアンドゲート２３の他
方の入力に接続される。アンドゲート２３の出力はイン
バータ２４を介してプロセッサ５２の割り込み入力端子
に接続される。

なお、本実施例と第１図に示す原理ブロック図との対応
関係については、比較回路５１はレベル比較手段１１に
対応し、シフトレジスタ７１およびオアゲート２１は割
り込み信号出力手段１３に対応する。

第３図は、本実施例の動作を示すタイミングチャート（
１）である。

第４図は、本実施例の動作を示すタイミングチャート（
２）である。

以下、第２図〜第４図を参照して、本実施例の動作を説
明する。

初期状態では、シフトレジスタ７１の全ての並列出力が
ローレベルとなる。また、入力信号がローレベルである
と比較回路の出力（以下、「比較結果信号」という、）
がローレベルとなり、オアゲー）２１から出力されるク
リア信号もローレベルとなるので、シフトレジスタ７１
は強制的にクリアされた状態となる（第３図■）。

入力信号が比較データより大きなレベルとなると、比較
結果信号がハイレベルとなり、オアゲート２１を介して
シフトレジスタ７１のクリア端子ニモハイレベルが与え
られる。シフトレジスタ７１は、このクリア信号に応じ
て、その直列入力端子Ａに与えられる比較結果信号をシ
フトさせる（第３図■）。

このような状態では、シフトレジスタ７１の第三並列出
力Ｑ、がハイレベルとなる前に入力信号（比較結果信号
）がローレベルとなる（第３図■）と、クリア信号もロ
ーレベルとなり、シフトレジスタ７１がクリアされる。

すなわち、シフトレジスタ７１の第三並列出力Ｑ、はロ
ーレベルのままで変化しないので、割り込み信号もハイ
レベル（非アクティブ）のまま変化しない。

しかし、入力信号（比較結果信号）がクロック信号の１
周期以上の期間に渡ってハイレベルであると、その比較
結果信号がシフトレジスタ７１の第三並列出力Ｑ、から
遅延して出力される（第３図■）、オアゲート２１は、
この比較結果信号に応じて、シフトレジスタ７１のクリ
ア信号をハイレベルに保持するので、シフトレジスタ７
１のシフト動作が続行される。インバータ２２．２４お
よびアンドゲート２３は、このシフト動作によってシフ
トレジスタ７１の第三および第四の並列出力Ｑ、　、Ｑ
、から出力される比較結果信号、に応じて、クロック信
号の一周期の間（第３図■〜■）だけローレベル（アク
ティブ）となる割り込み信号を出力する。

入力信号が比較データより低いレベルに戻る（第３図■
）と、比較結果信号が速やかにローレベルとなり、シフ
トレジスタ７１の直列入力Ａにローレベルが与えられる
。したがって、シフトレジスタ７１は、クロック信号の
２周期以内にその第二並列出力端子Ｑ２にローレベルを
出力しく第３図■）、その出力に応じてオアゲート２１
から出力されるローレベルのクリア信号によっｔクリア
され、単一の割り込み信号の出力動作が完結する。

また、このような一連の動作は、シフトレジスタ７１の
第三並列出力Ｑ、がハイレベルとなった直後に入力信号
（比較結果信号）がローレベルになった（第４図■）場
合にも、オアゲート２１によってシフトレジスタ７１の
シフト動作が続行されるので、確実に行われ、従来例の
ように割り込み信号の波形がグリッチ状になることはな
い（第４図■）。

このように、本実施例によれば、パルス幅が一定（クロ
ック信号の２周期分）以上の入力信号に応じて、一定パ
ルス幅（クロック信号の１周期分）の割り込み信号を生
成することができるので、プロセッサ５２はその割り込
み信号を確実に認識することができる。

なお、シフトレジスタ７１の段数は本実施例のように「
４」に限定されるものではなく、入力信号のパルス幅検
定の閾値その他に応じた値に設定すればよい。また、オ
アゲート２１、アンドゲート２３およびインバータ２２
に接続されるシフトレジスタ７１の並列出力端子につい
ては、割り込み信号の出力タイミングに先行してシフト
レジスタ７１のシフト動作の続行が保証され、かつ所定
パルス幅の割り込み信号が出力できるならば、どのよう
な組合せであってもよい。さらに、割り込み信号を負極
性のパルスとしない場合には、インバータ２４は不要で
ある。

〔発明の効果〕

上述したように、本発明によれば、一定収上の時間に渡
ってアクティブな入力信号を有効な割り込み信号として
出力することができる。

すなわち、入力信号の雑音成分が阻止されるのでグリッ
チ状の割り込み信号の発生はなくなり、正規の割り込み
要因に対応する入力信号のみが割り込み信号となるので
、プロセッサは確実に割り込み信号を認識することがで
きる。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の一実施例を示す図、 第３図は本実施例の動作を示すタイミングチャート（１
）、 第４図は本実施例の動作を示すタイミングチャート（２
）、 第５図は従来の割り込み制御回路の構成例を示す図、 第６図は本従来例構成の動作を示すタイミングチャート
、 第７図は従来の割り込み制御回路の他の構成例を示す図
、 第８図は本従来例構成の動作を示すタイミングチャート
（１）、 第９図は本従来例構成の動作を示すタイミングチャート
（２）である。 図において、 １１はレベル比較手段、 １３は割り込み信号出力手段、 ２１はオアゲート、 ２２．２４はインバータ、 ２３はアンドゲート、 ５１は比較回路、 ５２はプロセッサ（ＣＰＵ）、 ７１はシフトレジスタである。

Claims (1)

【特許請求の範囲】
1. （１）入力信号が閾値レベルを超えるときに、割り込み
   要因信号を出力するレベル比較手段（１１）を備えた割
   り込み制御回路において、 前記割り込み要因信号が所定時間以上アクティブとなる
   ときに、それを有効として所定の割り込み信号を出力す
   る割り込み信号出力手段（１３）を備えた ことを特徴とする割り込み制御回路。