KR950014374B1 - 원-칩 콘트롤러를 채용한 장치를 위한 직접 메모리 액세스(dma) 인식신호 발생회로 - Google Patents

원-칩 콘트롤러를 채용한 장치를 위한 직접 메모리 액세스(dma) 인식신호 발생회로 Download PDF

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Abstract

내용 없음.

Description

원-칩 콘트롤러를 채용한 장치를 위한 직접 메모리 액세스(DMA) 인식신호 발생회로
제1도는 본 발명이 이용되는, 원-칩 콘트롤러를 채용한 장치의 개략적인 구성을 나타낸 블럭도.
제2도는 본 발명에 의한 직접 메모리 액세스(DMA) 인식신호 발생회로의 일실시예 구성을 나타낸 회로도.
* 도면의 주요부분에 대한 부호의 설명
10 : CPU 12 : ROM
14 : RAM 20 : 입출력(I/O) 디바이스
30 : DMA 인식신호 발생회로 31, 32 : D플립플롭
33, 34 : NAND 게이트 35, 36 : 버퍼
37 : 인버터 A : 출력절환부
본 발명은 직접 메모리 엑세스(DMA : Direct Memory Acces) 콘트롤 기능을 내장하고 있으나 DMA 인식신호(/DACK)를 별도로 제공하지 못하는 원-칩 콘트롤러(One-Chip Controller)를 사용하는 경우에, DMA 동작 수행시에 입출력(I/O) 다바이스의 오동작을 방지하기 위한 DMA 인식신호(/DACK)를 발생하는 회로에 관한 것이다.
종래의 경우는 일반적으로, DMA 인식신호를 자체적으로 제공하도록/DACK 단자를 구비한 DMA 콘트롤러를 메인 콘트롤러와 별도로 구비시켜 I/O 디바이스의 DMA 요구에 대응하거나, 또는 상기/DACK 단자를 '로우' 상태로 묶어놓고 DMA를 구현하므로써, 전체회로의 구성이 복잡해지는 문제짐이 있었다.
그리고, DMA 요구신호를 반생하는 I/O 디바이스에 I/O 디바이스의 동작모드를 설정해 주는 파라메타레지스더(Parameter Register)와, DMA 동작시 필요한 DMA 레지스터가 함께 있어, 상기 /DACK 단자를 '로우'로 묶어둘 경우, 상기 I/O 디바이스의 칩선택(/CS) 단자와 상기 /DACK 단자가 동시에 '로우'로 되어, 상기 I/O 디바이스의 오동작을 유반시키는 문제점이 있었다.
그러나, DMA 콘트롤 기능을 내장하고 있는 원-칩 콘트롤러를 사용하면, 상기한 바와 같이 DMA 콘트롤러를 메인 콘트롤러와 별도로 구비시킬 필요가 없기 때문에, 전체회로를 간단하게 구현할 수 있다.
따라서, 본 발명은 상기의 제반 문제점을 배제시키기 위해 안출된 것으로서, DMA 콘트롤 기능을 내장한 원-칩 콘트롤러 사용시에, 상기 원-칩 콘트롤러의 칩선택신호(/PCS)를 이용하여 파라메타 레지스터(Parameter Register) 설정시와, DMA 동작시를 정확히 구분하여 I/O 디바이스에 인지시켜 주므로써, 상기 I/O 디바이스의 오동작을 방지해 주는 DMA 인식신호 발생회로를 제공함에 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은, 직접 메모리 엑세스(DMA : Direct Memory Access) 콘트롤기능을 내장하고 있는 원-칩 콘트롤러(One-Chip Controller)와, 상기 원-칩 콘트롤러에 어드레스 버스 및 데이타 버스로 연결된 입출력 디바이스(I/O Device)간에 연결되도록 구비되며, 상기 입출력 디바이스에 동작모드를 설정해 주는 파라메타 레지스터(Parameter Register) 설정시와 DMA 동작시를 구분해 주기 위한 DMA 인식신호 발생회로에 있어서, 상기 입출력 디바이스로 부터의 DMA 요구신호(DRQ)를 클럭단으로 입력하여 토글(Toggle) 동작하는 제1플립-플롭 ; 데이타 입력단에는 하이레벨신호가 인가되고, 상기원-칩 콘트롤러(10)로부터의 칩선택 신호(/PCS)가 클럭단으로 입력되도록 연결된 제2플립-플롭, 상기 원-칩 콘트롤러로부터의 리셋 신호(/RESET)와, 상기 제2플립-플롭의 반전출력(/Q)을 입력하여 논리곱한후, 결과출력 신호를 상기 제1플립-플롭의 클럭단자에 인가하는 제1논리곱수단, 상기 제1플립-플롭의 비반전출력(Q)과, 상기 제2플립-플롭의 반전출력(/Q)을 입력하여 논리곱하는 제2논리곱 수단,상기 원-칩 콘트롤러로부터 입력되는 칩선택신호(/PCS)가 상기 제2논리곱 수단의 출력신호에 따라, 상기입출력 디바이스의 DMA 인식신호(/DACK) 입력라인 및 칩선택신호(/CS) 입력라인 중 어느 하나에만 인가되도록 절환하는 출력절환수단(A)을 포함하는 것을 특징으로 한다.
또한, 상기 출력절환수단은, 상기 원-칩 콘트롤러의 칩선택신호(/PCS) 출력라인에 그 입력단자가 연결되고, 상기 제2논리곱 수단의 출력단에 제어단자가 연결되어 있으며, 상기 입출력 디바이스의 칩선택신호(/CS) 입력라인에 그 출력단자가 연결되어, 상기 제2논리곱 수단의 출력신호에 따라 자신의 입출력단 간을 단속하는 제1버퍼수단 ; 및 상기 원-칩 콘트롤러의 칩선택신호(/PCS) 출력라인에 그 입력단자가 연결되고, 상기 제2논리곱 수단의 출력단에 제어단자가 연결되어 있으며, 상기 입출력 디바이스의 DMA 인식신호(DACK) 입력라인에 그 출력단자가 연결되어, 상기 제2논리곱 수단 출력신호의 반전신호에 따라 자신의 입출력단 간을 단속하는 제2버퍼수단을 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 일실시예를 상세히 설명한다.
제1도는 본 발명이 적용되는 원-칩 콘트롤러를 채용한 장치의 개략적인 구성을 나타낸 블럭도로서, 10은 원-칩 콘트롤러(CPU), 12는 ROM, 14는 RAM, 20은 입출력(I/O) 디바이스, 30은 DMA 인식신호 발생회를 각각 나타낸 것이다.
도면에 도시한 바와 같이, 본 발명이 적용되는 원-칩 콘트롤러를 채용한 장치는, DMA 콘트롤 기능을 내장하고 있으며, 칩선택신호(/PCS) 및 리셋신호(/RESET)를 발생하고, 주변의 모든 기능부를 제어하는 원-칩 콘트롤러(CPU : 10)와 ; 상기 원-칩 콘트롤러(10)로부터 칩선택신호(/PCS) 및 리셋신호(/RESET)를 입력받아 DMA 인식신호(/DACK)를 발생하는 DMA 인식신호 발생회로(30)와, DMA 동작의 대상이 되는 것으로서, 상기 원-칩 콘트롤러에 어드레스 버스 및 데이타 버스로 연결된 입출력 디바이스(I/O Device)(20) 및 RAM(14)과 ; 상기 DMA 동작제어에 필요한 프로그램등을 저장하고 있는 ROM(12)을 구비하고 있으며, 본 발명에 의한 상기 DMA 인식신호 발생회로(30)는 전술한 바와 같이, 상기 입출력다비이스(20)에 동작모드를 설정해 주는 파라메타 레지스터(Parameter Register) 설정시와 DMA 동작시를 구분해 주기 위한 DMA 인식신호를 발생시키는 기능을 수행하다.
제2도는 본 발명에 의한 DMA 인식신호 발생회로의 일실시예 구성을 나타낸 회로도로서, 도면에서 31 및 32는 D플립플롭, 33 및 34는 NAND 게이트, 35 및 36은 버퍼, 37은 인버터, A는 출력절환부를 각각 나타낸 것이다.
도면에 도시된 바와 같이, 본 발명에 의한 DMA 인식신호 발생회로는, 상기 입출력 디바이스(20)로부터의 DMA 요구신호(DRQ)를 클럭단으로 입력하여 토글(Toggle) 동작하는 플립-플롭(31)과, 데이타 입력단에는 하이레벨신호가 인가되고, 상기 원-칩 콘트롤러(10)로 부터의 칩선택 신호(/PCS)가 클럭단으로 입력되도록 연결된 플립-플롭(32)과, 상기 원-칩 콘트롤러로 부터의 리셋 신호(/RESET)와 상기 플립-플롭(32)의 반전출력(/Q)을 논리곱한 후, 결과출력신호를 상기 플립-플롭(31)의 클럭단자에 인가하는NAND 게이트(33)와 ; 상기 플립-플롭(31)의 비반전출력(Q)과, 상기 플립-플롭(32)의 반전출력(/Q)을 각각 입력하여 논리곱하는 NAND 게이트(34)와, 상기 원-칩 콘트롤러로부터 입력되는 칩선택신호(/PCS)가 상기 DAND 게이트(34)의 출력신호에 따라, 상기 입출력 디바이스의 DMA 인식신호(/DACK) 입력라인 및 칩선택신호(/CS) 입력라인 중 어느 하나에만 인가되도록 절환하는 출력절환부(A)를 구비하고 있다.
그리고 상기 출력절환부(A)는 도면에 도시된 바와 같이, 상기 원-칩 콘트롤러(10)의 칩선택신호(/PCS)출력라인에 그 입력단자가 연결되고, 상기 NAND 게이트(34)의 출력단에 제어단자가 연결되어 있으며, 상기 입출력 디바이스(20)의 칩선택신호(/PCS) 입력라인에 그 출력단자가 연결되어, 상기 NAND 게이트(34)의 출력신호에 따라 자신의 입출력단 간을 단속하는 버퍼(36)와, 상기 원-칩 콘트롤러(10)의 칩선택신호(/PCS) 출력라인에 그 입력단자가 연결되고, 상기 NAND 게이트(34)의 출력단에 제어단자가 연결되어 있으며, 상기 입출력 디바이스(20)의 DMA 인식신호(/DACK) 입력라인에 그 출력단자가 연결되어, 상기 NAND 게이트(34) 출력신호의 반전신호에 따라 자신의 입출력단 간을 단속하는 버퍼(35)로 구성할 수 있다.
이제, 전술한 바와 같은 본 발명에 의한 DMA 인식신호 발생회로의 동작관계를 살펴보면, I/O 디바이스(20)내의 파라메타 레지스터의 모드를 설정할 경우, 상기 원-칩 콘트를러(10)는 파라메타 레지스터의 모드설정값을 ROM(12)에서 읽어 I/O 디바이스(20)로 보낸다. 이때, 상기 I/O 디바이스(20)가 직접 메모리 액세스(DMA)를 요구하지 않았기 때문에, 상기 I/O 디바이스(3)의 리퀘스트(DRQ) 단자가 '하이'로 되어 있어, 플립-플롭(31)의 Q단자는 초기상태 '로우'를 유지하고 있다
그러면, 상기 플립-플롭(31)의 Q단자 출력이 상기 NAND 게이트(34)의 입력이 되어 그 출력은 항상 '로우'가 된다. 상기 NAND 게이트(34)의 출력이 '로우'이면, 상기 버퍼(36)가 동작 가능하게 되고, 버퍼(35)는 인버터(37)의 출력이 '하이'로 됨에 따라 '하이' 상태가 되어, 상기 칩선택신호(/PCS)가 DMA 인식신호에 영향을 주지 못하는 것이다.
따라서, 상기 I/O 디바이스(20)가 직접 메모리 엑세스(MDA) 요구를 하지 않는 한 상기 칩선택신호(/PCS)는 버퍼(36)를 통해 상기 I/O 디바이스(20)의 /CS단자에 연결되어 있으므로, 파라메타 레지스터를 설정할 수 있게 된다.
상기 상태인 경우, 상기 플립-플롭(32)의 출력은 NAND 게이트(34)의 영향으로 항상 클리어되어 있어 그 반전출력단(/Q)은 '하이(1)'로 되어 있다.
그러나, 상기 I/O 디바이스(20)가 RAM(14)과의 직접 메모리 엑세스(DMA) 동작을 하기 위해 상기원-칩 콘트롤러(CPU)(10)로 리퀘스트(DRQ)신호를 보내면, 상기 플립-플롭(31)의 클럭단자에 '하이'신호가 입력되어 그의 비반전 출력단자(Q)가 '로우'에서 '하이'로 변하게 된다. 이와 같이, 상기 플립-플롭(31)의 Q단자가 '하이'로 되면 상기 NAND 게이트(34)의 출력도 '하이'가 되어 버퍼(35)가 인에이블되므로써 상기 칩선택신호(/PCS)가 상기 I/O 디바이스(20)의 DMA 인식신호 입력단(/DACK)에 인가된다.
한편, 상기 원-칩 콘트롤러(CPU)(10)가 리퀘스트(DRQ) 신호를 받으면 내부의 DMA 콘트롤러가 칩선택신호(/PCS) 단자를 '하이'에서 '로우'로 하고나서, 다시 '로우'에서 '하이'상태로 되게 한다.
상기 칩선택신호(/PCS)가 '로우'이고, DMA 인식신호(/DACK)도 '로우'인 동안, 상기 원-칩 콘트롤러(CPU)(10)내의 직접 메모리 엑세스(DMA) 콘트롤러는 RAM(14)과 I/O 디바이스(20)의 직접 메모리 엑세스 레지스터 사이에서 1바이트 직접 메모리 엑세스 동작을 행하게 된다.
상기 DMA 인신식호(/DACK)가 '로우'이면, I/O 디바이스(20)는 리퀘스트(DRQ) 단자를 '하이'에서 '로우'로 한다.
직접 메모리 엑세스(DMA) 동작이 끝나면, 상기 직접 메모리 엑세스 콘트롤러는 상기 칩선택신호(/PCS)가 '로우'에서 '하이'가 되도록 하고, 이에따라 상기 플립-플롭(32)의 반전출력단자(/Q)는 '로우'가 되어 NAND 게이트(34)의 출력이 '로우'가 되게 한다. 상기 NAND 게이트(34)의 출력이 '로우'가 되면 상기플립-플롭(31)이 클리어되고, 버퍼(35)는 동작 불가능하게 되고 다른 버퍼(36)가 동작 가능하게 되는 것이다.
상기와 같이 구성 및 동작되는 본 발명은, 직접 메모리 액세스 콘트롤러(DMAC)를 구비한 원-칩 콘트롤러에서 칩선택단자(/PCS)를 이용하여 DMA 인식신호(/DACK)를 만드는 모든 회로에 적용할 수 있으며, 특히, DMA 콘트롤 기능을 내장한 원-칩 콘트롤러 사용시에, 원-칩 콘트롤러의 칩선택신호(/PCS)를 이용하여 파라메타 레지스터(Parameter Register) 설정시와, DMA 동작시를 정확히 구분하여 I/O 디바이스에 인지시켜 주므로써 I/O 디바이스의 오동작을 방지해 줄뿐만 아니라, I/O 디바이스의 데이타를 직접 메모리 엑세스(DMA)로 처리함으로써 I/O 디바이스와 메모리 사이의 데이타 전송속도를 현저하계 높일수 있는 효과를 갖는다.

Claims (1)

  1. 직접 메모리 엑세스(DMA : Direct Memory Acces) 콘트롤러 기능을 갖는 원-칩 콘트롤러(One-Chip Controller)(10)와, 상기 원-칩 콘트롤러에 어드레스 버스 및 데이타 버스로 연결된 입출력 디바이스(I/O Device)(20)간에 연결되도록 구비되며, 상기 입출력 디바이스(20)에 동작모드를 설정해 주는 파라메타 레지스터(Parameter Register) 설정시와 DMA 동작시를 구분해 주기 위한 DMA 인식신호 발생회로에 있어서, 상기 입출력 디바이스(20)로부터의 직접 메모리 액세스 요구신호(DRQ)를 클럭단으로 입력하여 토글(Toggle) 동작하는 제1플립-플롭(31) ; 데이타 입력단에는 하이레벨신호가 인가되고, 상기 원-칩 콘트롤러(10)로부터의 칩선택 신호(/PCS)가 클럭단으로 입력되도록 연결된 제2플립-플롭(32) ; 상기 원-칩 콘트롤러(10)로부터의 리셋 신호(/RESET)와, 상기 제2플립-플롭(32)의 반전출력(/Q)을 입력하여 논리곱한 후, 결과출력 신호를 상기 제1플립-플롭(31)의 클럭단자에 인가하는 제1논리곱수단(33) ; 상기제1플립-플롭(31)의 비반출력(Q)과, 상기 제2플립-플롭(32)의 반전출력(/Q)을 입력하여 논리곱하는 제2논러곱 수단(34) ; 및 상기 원-칩 콘트롤러(10)로부터 입력되는 칩선택신호(/PCS)가 상기 제2논리곱수단(34)의 출력신호에 따라, 상기 입출력 디바이스(20)의 DMA 인식신호(/DACK) 입력라인 및 칩선택신호(/CS) 입력라인중 어느 하나에만 인가되도록 절환하는 출력절환수단(A)을 포함하는 것을 특징으로 하는 DMA 인신신호 반생회로.
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