KR910007400B1 - Dma 제어기와 결합한 인터페이스 회로 - Google Patents

Abstract

내용 없음.

Description

DMA 제어기와 결합한 인터페이스 회로

제1도는 본 발명에 따라 축조한 DMA 제어기와 결합하는 인터페이스회로.

* 도면의 주요부분에 대한 부호의 설명

1, 3, 10, 12, 13 : NAND 게이트 4, 9, 11 : D플립플롭

8, 18, 19 : 버퍼 16 : 인버터

14, 15 : AND게이트

본 발명은 교통제어 시스템에 관한 것으로, 특히 데이터전송제어에 따라 DMA제어기와 결합한 인터페이스 회로에 관한 것이다.

종래의 교통제어 시스템으로는 일반적인 목적으로 사용되는 이클립스(ECLIPSE)이거나 노바(NOVA)컴퓨터가 중앙제어장치로 사용되었고, 이 중앙제어 장치에 의하여 제어되는 여러개의 마이크로컴퓨터로 구성되는 현장장치(Local Unit)들로 이루어져 있었다. 그러므로 이러한 장치들은 통상장비를 구비하여야하며, 통상 모델명이 DT 200과, 또 DT 221 및 DT242의 모델등이 사용되었다.

한편, 마이크로컴퓨터와 모델간에는 데이터 전송이 이루어지도록 마이크로컴퓨터에는 별도의 데이터 채널 카드를 설정하여야 하고, 또 데이터 채널 카드에 데이터 전송제어를 하는 통신제어기와 통신장비로써 모델명 DGS 312하고 하는 컴퓨터 인터페이스가 사용되었다. 그러나 이러한 이클립스 컴퓨터를 이용하여서는 그 가격이 매우 고가일 뿐 아니라 특히 국내에서는 일상적으로 사용되지 않는 컴퓨터이므로 수입하여야 한다는 번거로움이 있었다.

이에 본 발명은 국내에서 제조 가능한 마이크로 컴퓨터를 이용하여 교통제어 시스템을 실현시키도록 한 것으로, 모델명 8086, 80386이나 80286에 근거한 PC/AT등을 사용하고, 종래 장치의 데이터 채널카드가 DMA의 기능을 갖고 있음에 착안하여 모델명 8283과 같은 다기능 DMA(DIRECT MEMORY ACCESS)를 이용할 수 있도록 하므로, 교통제어 시스템의 제조가 용이하도록 한 것이다.

따라서 본 발명은 PC/AT를 이용한 교통제어 시스템을 축조하기 위하여, 종래장치인 노바컴퓨터에서의 통신장비의 일부로 구성시킨 통신제어기(DGS 312)와 호환성을 갖도록 한 구성으로 이루어져 있다.

여기서 통신제어기(DGS 312)는 그에 대한 제어라인 즉 "데이터 스크로브"에 의하여 2.5초의 컴퓨터 무능 타이머(failure timer)를 설정하고 "인스트로브" 또는 "아웃스트로브"를 이후 기술하는 "입력설정"라인의 상태에 따라 어드레스 데코우더에 의하여 발생시키며, 그에 전송된 16비트 병렬워드가 데코우더를 통과하도록 데어터 출력라인을 이네이블 상태로 하여 컴퓨터 논리회로에 획송된 "데이터 응답" 신호의 기간을 제어하고 " 데이터 스트로브"신호의 후인부에서 채널과 잭어드레스 카운트가 1씩 증분되게 한다.

그러므로 "초기"라인에 의하여서는 먼저 2.5초 컴퓨터 무능시간을 설정하고 채널과 랙 어드레스 카운터를 0에 리셋트한다.

"입력설정"라인에 대하여서는 입력설정라인의 레벨이 그를 통과하는 데이터흐름의 방향을 결정하게 하는데, 이는 "인스크로브" 또는 "아웃 스트로브"를 어드레스 데코우더와 모델에 전송하므로 완료된다.

이외에도 "2.5초 타이머 출력"라인, "수조작 정지" 및 "백업 클럭" 등의 제어라인들이 있어, 이들 제어라인에 대한 목적기능을 갖도록 한 구성으로 이루어져 있다. 마찬가지로 이러한 제어라인 신호를 본 발명에서 사용되는 마이크로 컴퓨터의 DMA칩에 의하여 발생시키도록 하기 위하여서는 사실상 기존의 DMA칩, 실예를 들면 모델명 8237들에 의하여서는 불가능하였다.

이에 본 발명은 기존의 DMA칩 모델명(8237)에 의하여 발생불가능한 "데이터 스크로브" 신호와 "초기"신호 및 "입력설정"신호들을 발생시키도록 한 인터페이스 회로를 제공하는 것을 그 목적으로 한다.

이하 첨부된 도면에 의거 본 발명을 상세히 하면 다음과 같다.

제1도에 도시한 바와 같이 DMA제어기로부터의 대기신호는 교류소거용 캐패시터(2)가 접속된 NAND게이트(1)에 인가되게 접속하고 이 NAND게이트(1)의 출력은 NAND게이트(3)를 통해 플립플롭(4)의 클럭단자(CLK)에 접속하며 상기 플립플롭(4)의 클럭단자(Q)는 증폭기(8)를 통해 CPU의 초기신호단자에 접속함과 아울러 D-플립플롭(9)의 클럭단자(CLK)에 접속한다.

상기 D-플립플롭(9)의 출력단자(Q)는 CPU에 16비트 데이터전송을 위한 싸이클요구신호를 발생되도록하는 NAND게이트(10)의 일측단자에 접속하고, 상기 D-플립플롭(9)의 출력단자(Q)는 다른 플립플롭(11)의 리세트단자(R)에 접속하며, 이 D-플립플롭(11)의 클럭단자(CLK)에는 DMA제어기로부터 비지신호가 AND게이트(12)를 통해 인가되게 접속함과 아울러 상기 NAND게이트(10)의 타측단자에 접속하여 상기 D플립플롭(11)의 출력단자(Q)와 상기 NAND게이트(10)의 출력단자로부터 싸이클요구신호가 교대로 출력되게 접속한다.

상기 DMA제어기로부터 기능신호는 증폭기(19)를 통해 입력설정신호가 출력되게함과 아울러 상기 기능신호는 DMA제어기로부터 메모리판독신호와 메모리쓰기신호가 일측단자에 각각 접속되는 AND게이트(14)(15)의 타측단자 각각에 직접접속시키거나 NOT게이트(16)를 통해 접속하고 상기 AND게이트(14)(15)을 출력단자는 NAND게이트(17)를 통해 상기 비지신호가 일측단자에 입력접속되는 NAND게이트(13)의 타측단자에 접속하며, 이 NAND게이트(13)의 출력단자는 증폭기(18)를 통해서 데이터스트로브신호로 출력되게 구성하여서 된 것이다.

상기와 같이 구성하여서된 본 발명은 제1도에서와 같이, DMA제어기로부터의 대기신호는 NAND게이트(1)에 인가된다. 이 NAND게이트(1)는 교류소거용 캐패시터(2)를 구비한다. NAND게이트(1)의 출력은 클럭단자(CLK)에 NAND게이트(3)를 구비한 D-플립플롭(4)에 인가된다.

이 D-플립플롭(4)은 그의 단자에 소정의 시정수를 가는 저항(5),(6) 및 캐패시터(7)를 구비하여, 그의 반전단자(Q)로부터 대기신호의 활동상태시의 초기신호를 출력하여 증폭기(8)를 경우하여 초기신호를 발생시킨다. 동시에 이 신호는 D-플립플롭(9)의 클럭단자에 인가된다.

D-플립플롭(9)은 이 신호에 의하여 그의 단자(Q)로부터 신호를 NAND게이트(10)를 경우하여 16비트 데이터전송을 위한 싸이클요구신호를 발생시키는데, D-플립플롭(9)의 리세트단자(R)의 디스 에이블상태에서 가능하다. 또 D-플립플롭(9)의 단자(Q)의 출력은 또다른 D-플립플롭(11) 리세트단자(R)에 인가된다. 이 D-플립플롭(11)에는 비지신호가 그의 클럭단자(CLK)에 접속된 AND게이트(12)의 반전단자에 인가되고 그를 경우한 신호에 의하여 단자(Q)로부터 싸이클 요구신호를 발생시키는데, 상기 싸이클 요구신호와 교대로 출력된다.

비지신호는 이후 기술되는 바와같이 데이터스트로브 신호를 제어하도록 NAND게이트(13)의 일축단자로 인가된다. 이 NAND게이트(13)는 판독 및 쓰기제어를 위하여 그의 타측에는 메모리판독 제어 신호 또는 메모리 쓰기제어신호가 인가되는데, 이 제어 신호메모리 판독신호와 메모리쓰기 신호가 두 개의 각 AND게이트(14) 및 (15)일측에 인가된다. 이 AND게이트 (14) 및 (15)의 타측에는 기등신호, 즉 판독 및 쓰기에 따른 도면 제1도에서와 같은 신호가 직접인가되거나 NOT게이트(16)를 경우하여 인가되고, 그들 출력이 NAND게이트(17)에 인가되므로 이 NAND게이트(17)가 제어신호 출력을 NAND게이트(13)에 인가하게 된다.

그러므로 NAND게이트(13)는 비지신호와 제어신호에 따른 출력신호를 증폭기(18)를 경유하여 데이터스트로브 신호로 출력하게 된다. 한편, 기능신호는 증폭기(19)를 경유하여서 입력설정신호로써 출력된다. 따라서, 본 발명은 이제까지의 기술에 의하여서는 특정 컴퓨터, 이클립스거나 노바 컴퓨터를 이용하지 않고도 교통제어시스템을 운용할 수 있도록 하고, 특히 입출력장치에 DMA제어를 달성하므로, 데이터전송의 속도를 빠르게하고 신뢰성을 부여하도록 한다.

Claims (1)

1. DMA제어기 결합인터페이스 회로에 있어서, 대기신호를 D-플립플롭(4)에 가하므로 다소 지연시켜 초기신호를 발생시키도록 하고, 이 대기신호가 또 D-플립플롭(9)과 NAND게이트(10)를 경우하고 동시에 비지신호가 AND게이트(12)를 구비한 또 다른 D-플립플롭(11)에 인가되므로 교대로 싸이클 요구신호를 발생시키며, 기능 신호에 의하여 입력설정신호를 발생시키고, 이 기능신호가 메모리 판독 신호와 메모리쓰기 신호와 함께 하나이상의 AND게이트(14),(15)에 인가되고, 이들 AND게이트(14),(15)출력이 NAND게이트(17)를 경우하여 비지신호의 제어하에 있는 NAND게이트(13)에 인가되므로 데이터스트로브신호를 출력하게한 DMA제어기와 결합한 인터페이스회로.

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