KR900003527Y1

KR900003527Y1 - 데이타 송수신 집적회로용 디엠에이회로

Info

Publication number: KR900003527Y1
Application number: KR2019870015033U
Authority: KR
Inventors: 주현오; 민승기
Original assignee: 금성통신 주식회사; 임종염 · 하인츠 디러 케루트
Priority date: 1987-09-02
Filing date: 1987-09-02
Publication date: 1990-04-28
Also published as: KR890007855U

Abstract

내용 없음.

Description

데이타 송수신 집적회로용 디엠에이회로

제1도는 본 고안의 데이터 송수신 집적회로용 디엠에이(DMA) 회로도.

제2도는 제1도의 각부 출력파형도.

* 도면의 주요부분에 대한 부호의 설명

1 : 중앙처리장치 2 : 데이터송수신집적회로

3 : 메모리 4 : 앤드 게이트

5 : 플립플롭 6 : 레지스터

7, 8 : 인버터 9, 10 : 낸드게이트

본 고안은 데이터송수신집적회로(WD2511IC)에 전용으로 사용할 수 있는 디엠에이(Direct Memory Access)회로에 관한 것으로, 특히 디엠에이회로를 간단한 구조로 구성할 수 있게한 데이터 송수신 집적회로용 디엠에이회로에 관한 것이다.

일반적으로 데이터 송수신 집적회로로서는 미국 웨스턴 디지털 코포레이션(Western digital corporation)사의 제품인 WD2511IC가 널리 사용되고 있다. 그런데, 이 데이터송수신집적회로(WD2511IC)에 사용되고 있는 종래의 디엠에이회로는 많은 갯수의 플립플롭 및 게이트들로 구성되어 그의 구조가 복잡하므로 회로설계가 어렵고 고장발생율이 크며, 원가가 상승되는 결점이 있었다.

본 고안은 이러한 종래의 결점을 해결하기 위하여, 소요 부품수가 적고 회로설계가 용이한 동시에 고장발생율이 적은 간단한 구조의 디엠에이회로를 안출한 것으로, 이를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.

제1도는 본 고안의 데이터 송수신 집적회로용 디엠에이회로도로서 이에 도시한 바와 같이, 중앙처리장치(1)의 메모리요구단자() 및 읽기제어단자(), 쓰기제어단자(), 데이터단자(D₀-D₇), 어드레스단자(A₀-A₁₅)가 메모리(3)의 출력인에이블단자(OE) 및 읽기제어단자(), 쓰기제어단자(), 데이터단자(D₀-D₇), 어드레스단자(A₀-A₁₅)에 각각 연결되고, 데이터송수신집적회로(2)의 데이터단자(D₀-D₇) 및 어드레스단자(A₀-A₁₅)가 상기 메모리(3)의 데이터단자(D₀-D₇) 및 어드레스단자(A₀-A₁₅)에 접속된 회로에 있어서, 상기 데이터송수신집적회로(2)의 데이터 입력요구단자() 및 데이터출력요구단자()를 앤드게이트(4)의 입력단자와 플립플롭(5)의 프리세트단자() 및 클리어단자()에 각기 공통접속하여 그 앤드게이트(4)의 출력단자를 상기 중앙처리장치(1)의 버스요구단자()에 접속하고 플립플롭(5)의 출력단자(Q),()를 버퍼(11), (12)를 통하여 상기 메모리(3)의 쓰기제어단자() 및 읽기제어단자()에 접속하며, 상기 중앙처리장치(1)의 버스인지단자()를 레지스터(6)의 입력단자(D₀) 및 버퍼(13)의 제어단자에 접속함과 아울러 인버터(7)를 통하여 낸드게이트(9)의 입력 단자에 접속하고, 그 레지스터(6)의 출력단자(Q₂)를 인버터(8)를 통하여 낸드게이트(10)의 입력단자에 접속함과 아울러 출력단자(Q₄)를 낸드게이트(9), (10)의 다른입력단자에 공통 접속하며, 그 낸드게이트(9)의 출력단자를 상기 데이터송수신 집적회로(2)의 데이터인지단자() 및 앤드게이트(4)의 다른 입력단자에 접속하고 낸드게이트(10)의 출력단자를 상기 버퍼(11), (12)의 제어단자에 접속함과 아울러 버퍼(13)를 통해 상기 메모리(3)의 출력인에이블단자(OE)에 접속하여 구성한 것으로, 도면의 설명중 미설명부호 CP는 클럭 펄스이고 Vcc는 전원이다.

이와 같이 구성된 본 고안의 작용효과를 상세히 설명하면 다음과 같다.

전원(Vcc)이 인가되고, 중앙처리장치(1)의 버스요구단자()에 버스요구신호인 저전위 신호가 인가되지 않는 상태에서는 그의 버스인지단자()에 고전위 신호가 출력된다.

이 고전위 신호는 버퍼(13)의 제어단자에 인가되므로 그버퍼(13)는 차단상태로 되고, 또 상기 고전위 신호는 레지스터(6)의 입력단자(D₀)에 인가되므로 그의 클럭단자(CLK)에 클럭신호(CP)가 인가되어도 그의 출력단자(Q₂),(Q₄)에는 계속 고전위 신호가 출력된다. 이와 같이 레지스터(6)의 출력단자(Q₂)에서 출력된 고전위 신호는 인버터(8)에서 저전위 신호로 반전되어 낸드게이트(10)의 입력단자에 인가되므로 그의 출력단자에 고전위 신호가 출력된다. 따라서 버퍼(11), (12)도 차단상태를 유지하게 된다. 한편, 상기 중앙처리장치(1)의 버스인지단자()에서 출력된 고전위 신호는 인버터(7)에서 저전위 신호로 반전되어 낸드게이트(9)의 입력단자에 인가되므로 그의 출력단자에 고전위 신호가 출력되고, 이 고전위 신호는 앤드게이트(4)의 입력단자 및 데이터송수신집적회로(2)의 데이터인지단자()에 인가된다.

따라서, 데이터송수신집적회로(2)의 데이터출력요구단자() 및 데이터입력요구단자()에서 모두 고전위 신호가 출력된 상태에서는 앤드게이트(4)의 출력단자에는 계속 고전위 신호가 출력되어 상기 설명한 상태를 유지하게 된다.

이와 같은 상태에서 데이터송수신집적회로(2)의 데이터출력요구단자()에 제2도의 (b)에 도시한 바와 같이 데이터출력 요구신호인 저전위 신호가 출력되면 앤드게이트(4)의 출력단자에 제2도의 (c)에 도시한 바와 같이 저전위 신호가 출력되어 중앙처리장치(1)의 버스요구단자()에 인가된다.

이에 따라 중앙처리장치(1)에서 그를 감지한 일정시간후에 그의 버스인지단자()에 저전위 신호가 출력되고, 이 저전위 신호는 버퍼(13)의 제어단자에 인가되므로 그 버퍼(13)는 도통상태로 된다.

또 그 저전위 신호는 인버터(7)에서 고전위 신호를 반전되어 낸드게이트(9)의 입력단자에 인가되고 그 낸드게이트(9)의 다른 입력단자에는 래지스터(6)의 출력단자(Q₄)에서 출력되는 고전위 신호가 인가되고 있으므로 그의 출력단자에 저전위 신호가 출력되고, 이 저전위 신호는 데이터송수신집적회로(2)의 데이터인지단자()에 인가되므로 그 데이터송수신집적회로(2)는 메모리(3)를 직접 엑세스할 수 있는 주기임을 감지하게 되고, 그의 데이터출력요구단자()에 제2도의 (b)에 도시한 바와같이 고전위 신호가 출력된다. 그러나 이때 낸드게이트(9)에서 출력된 저전위 신호에 의해 앤드게이트(4)의 출력단자에는 계속 저전위 신호가 출력된다.

한편, 상기 중앙처리장치(1)의 버스인지단자()에서 출력된 저전위 신호는 래지스터(6)의 입력단자(D₀)에 인가되므로 그 시점으로부터 클럭신호(CP)가 3번째 인가될 때 그의 출력단자(Q₂)에 제2도의 (f)에 도시한 바와 같이 저전위 신호가 출력되고 클럭신호(CP)가 5번째 인가될 때 그의 출력단자(Q₄)에 제2도의 (g)에 도시한 바와 같이 저전위 신호가 출력된다.

이와 같이 래지스터(6)의 출력단자(Q₂)에서 출력된 저전위신호는 인버터(8)에서 고전위 신호로 반전되어 낸드게이트(10)의 입력단자에 인가되고, 또 이때 그 낸드게이트(10)의 다른 입력단자에는 래지스터(6)의 출력단자(Q₄)에서 출력된 고전위 신호가 인가되고 있으므로 그의 출력단자에서 저전위 신호가 출력되고, 이 저전위 신호는 버퍼(11), (12)의 제어단자에 인가되므로 그 버퍼(11), (12)는 도통상태로 되고, 또그 저전위 신호는 버퍼(13)를 통하여 메모리 요구신호()로서 메모리(3)의 출력인에이블단자(OE)에 인가된다. 한편, 상기와 같이 데이터송수신집적회로(2)의 데이터출력요구단자()에서 출력된 저전위 신호가 플립플롭(5)의 클리어단자()에 인가되어 그 플립플롬(5)을 클리어시키므로 그의 출력단자()에는 고전위 신호가 출력되고 그의 출력단자(Q)에는 저전위 신호가 출력된다.

이에 따라, 플립플롭(5)의 출력단자(Q)에서 출력된 저전위신호는 상기와 같이 버퍼(11), (12)가 도통상태로 될 때 버퍼(11)를 통하여 메모리(3)의 쓰기제어단자()에 제2도의 (h)에 도시한 바와 같이 인가되므로 그 메모리(3)는 쓰기상태로 된다. 따라서, 이때 데이터송수신집적회로(2)의 어드레스단자(A₀-A₁₅)에서 어드레스신호를 출력하여 메모리(3)의 어드레스를 지정한 후 그 데이터송수신집적회로(2)의 데이터단자(D₀-D₇)에서 데이터를 출력하여 메모리(3)에 기록하게 된다.

이후, 상기에서와 같이 레지스터(6)의 출력단자(Q₄)에서 저전위 신호가 출력될 때 낸드게이트(10)에서 고전위 신호가 출력되어 버퍼(11), (12)를 차단상태로 하고, 또 낸드게이트(9)에서 고전위 신호가 출력되므로 앤드게이트(4)에서 제2도의 (c)에 도시한 바와 같이 고전위 신호가 출력되어 중앙처리장치(1)의 버스요구단자()에 인가된다. 따라서 이를 감지한 중앙처리장치(1)에서 그의 버스인지단자()에 제2도의 (c)에 도시한 바와 같이 고전위 신호를 출력한다.

따라서, 이 시점으로부터 클럭신호(CP)가 3번째 인가될때 래지스터(6)의 출력단자(Q₂)에서 제2도의(f)에 도시한 바와 같이 고전위 신호가 출력되고, 클럭신호(CP)가 5번째 인가될 때 출력단자(Q₄)에서 제2도의 (g)에 도시한 바와 같이 고전위 신호가 출력되어 상기에서 설명한 초기 상태로 된다.

그리고, 데이터송수신집적회로(2)의 데이터입력요구단자()에 데이터입력요구신호인 저전위 신호가 출력될 경우에는 앤드게이트(4)에서 저전위 신호가 출력되므로 상기와 동일하게 버퍼(11), (12), (13)가 도통상태로 된다.

그러나, 이때 데이터송수신집적회로(2)의 데이터입력요구단자()에서 출력된 저전위 신호가 플립플롭(5)의 프리세트단자()에 인가되어 그 플립플롭(5)을 프리세트시키므로 그의 출력단자(Q)에는 고전위 신호가 출력되고 출력단자()에는 저전위 신호가 출력된다. 결국 이때는 메모리(3)의 읽기제어단자()에 저전위 신호가 인가되어 읽기 상태로 된다. 따라서 데이터송수신집적회로(2)의 어드레스단자(A₀-A₁₅)에서 어드레스신호를 출력하여 메모리(3)의 어드레스를 지정한 후 그 지정된 어드레스에 기록되어 있는 데이터를 읽어갈 수 있게 된다.

이상에서 상세히 설명한 바와 같은 본 고안은 회로구성이 간단하므로 회로설계가 용이한 동시에 고장발생율이 적게 되고, 소요부품수가 적어 원가절감에 기여하는 이점이 있게 된다.

Claims

데이터 송수신 집적회로(2)의 데이터출력 요구단자() 및 데이터입력 요구단자()를 플립플롭(5)의 클리어단자() 및 프리세트단자()에 접속함과 아울러 앤드게이트(4)의 입력단자에 접속하여, 그 플립플롭(5)의 출력단자(Q)()를 버퍼(11), (12)를 통하여 메모리(3)의 쓰기 및 읽기 제어단자(), ()에 접속하고 앤드게이트(4)의 출력단자를 중앙처리장치(1)의 버스요구단자()에 접속하며, 이 중앙처리장치(1)의 버스인지단자()를 버퍼(13)의 제어단자 및 래지스터(6)의 입력단자(D0)에 접속함과 아울러 인버터(7)를 통하여 낸드게이트(9)의 입력단자에 접속하고, 상기 래지스터(6)의 출력단자(Q₂)를 인버터(8)를 통해 낸드게이트(10)의 입력단자에 접속함과 아울러 그의 출력단자(Q₄)를 낸드게이트(9), (10)의 다른 입력단자에 접속하여, 그 낸드게이트(9)의 출력단자를 상기 데이터 송수신 집적회로(2)의 데이터 인지단자() 및 앤드게이트(4)의 다른 입력단자에 접속하고, 낸드게이트(10)의 출력단자를 상기 버퍼(11), (12)의 제어단자에 접속함과 아울러 버퍼(13)를 통해 메모리(3)의 출력인에이블단자(OE)에 접속하여 구성함을 특징으로 하는 데이터 송수신 집적회로용 디엠에이회로.