KR0124131Y1 - 동적메모리 억세스 제어 회로 - Google Patents

동적메모리 억세스 제어 회로 Download PDF

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KR0124131Y1 KR2019940033546U KR19940033546U KR0124131Y1 KR 0124131 Y1 KR0124131 Y1 KR 0124131Y1 KR 2019940033546 U KR2019940033546 U KR 2019940033546U KR 19940033546 U KR19940033546 U KR 19940033546U KR 0124131 Y1 KR0124131 Y1 KR 0124131Y1
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Abstract

본 고안은 전전자 교환기내의 동적메모리(DRAM) 억세스 회로에 관한 것으로 특히, 제어신호에 따라 상기 중앙처리부에서 발생되는 어드레스 신호를 입력받아 가로주소 선택신호와 세로주소 선택신호를 선택적으로 상기 동적메모리에 전달하는 어드레스 전송수단과, 상기 중앙처리부에서 발생되는 동적메모리 선택신호와 상기 동기신호 제어기에서 발생되는 리플러시 동기신호를 입력받아 리플러시 동작에 필요한 소정갯수의 제어신호를 발생시키는 리플러시 제어수단과, 상기 동적메모리 선택신호와 상기 리플러시 제어수단에서 발생되는 제어신호를 입력받아 상기 동적메모리를 억세스하기 위하여 상기 어드레스 전송수단에 제어신호를 입력하며 상기 동적메모리를 제어하기 위한 소정갯수의 제어신호를 발생시키는 억세스 제어수단 및 상기 억세스 제어수단과 리플러시 제어수단에서 발생되는 제어신호에 따라 상기 동적메모리를 제어하는 메모리 제어수단을 포함하는 것을 특징으로 하는 동적메모리(DRAM) 억세스 제어 회로를 제공하여 동적메모리의 리플러시 동작을 위하여 특정 사이클에 리플러시 동기신호를 설정하기 위한 수단을 따로 구비하지 않더라도 RAS신호와 CAS신호의 논리연산 과정을 통하여 동적메모리를 억세스할 수 있는 효과가 있다.

Description

동적메모리(DRAM) 억세스 제어 회로
제1도는 종래 동적메모리 억세스 회로의 블럭 구성도.
제2도는 제1도에 도시되어 있는 종래 동적메모리 억세스 회로의 동작 타이밍도.
제3도는 본 고안에 따른 동적메모리(DRAM) 억세스 제어회로의 단순 블럭 구성도.
제4도는 제3도에 도시되어 있는 본 고안에 따른 동적메모리 억세스 회로의 동작 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
10 : 중앙처리부 20 : 인터페이스부
30 : DRAM 제어기 40 : CAS신호 제어기
50 : 동적메모리 60 : 동기신호 제어기
70 : 어드레스 전송부 80 : 억세스 제어부
90 : 리플러시 제어부 100 : 메모리 제어부
D1~8 : D플립플롭 A1~7 : 앤드게이트
OR1, 2 : OR게이트
본 고안은 전전자 교환기내의 동적메모리(DRAM) 억세스 회로에 관한 것으로, 특히 동적메모리 리플러시 모드의 동작에 리플러시 카운터 없이 동적메모리 억세스할 수 있도록하기 위한 동적메모리(DRAM) 억세스 제어 회로에 관한 것이다.
일반적으로, 동적메모리를 읽고/쓰기 위해서는 우선적으로 동적메모리에 RAS(가로주소 선택신호:ROW Address strobe) 신호가 인에이블되어진 후 CAS(세로주소 선택신호:Column address strobe)신호가 인에이블되어야만 어드레스 데이타가 유효하게 된다. 또한, 저장되어진 데이타의 방전 현상을 방지하기 위해서는 일정한 주기로 리플러시 동작을 수행시켜 주어야 한다.
상기와 같은 동적메모리의 동작특성을 만족시켜주기 위한 종래의 억세스 회로를 살펴보면, 첨부한 제1도에 도시되어 있는 바와같이, 중앙처리부(10)와, 데이타를 읽고/쓰기 위한 동적메모리(50)와, 상기 동적메모리(50)의 동작을 제어하는 DRAM 제어기(30)와, 상기 중앙처리부(10)와 DRAM 제어기(30)간의 데이타 정합을 위한 인터페이스부(20)와, 상기 DRAM 제어기(30)에서 입력되는 CAS신호를 상기 동적메모리(50)에 CAS신호로 입력하기 위하여 CAS 신호를 상기 동적메모리(50)에 CAS신호로 입력하기 위하여 CAS신호를 제어하는 CAS신호 제어기(40) 및 구성요소들의 동기신호를 발생시키며 상기 DRAM 제어기(30)에 상기 동적메모리(50)의 리플러시 요구신호를 입력하는 동기신호 제어기(60)등의 구성요소를 구비하고 있다.
상기와 같이 구성되는 종래 동적메모리 억세스 회로의 동작을 첨부한 제2도를 참조하여 간략히 살펴보면 다음과 같다.
제2도는 제1도에 도시되어 있는 종래 동적메모리 억세스 회로의 동작 타이밍도이다.
DRAM 제어기(30)와 인터페이스부(20)의 동기신호 입력단에는 중앙처리부(10)의 동기신호와 동일한 클럭신호(제2(a)도 참조)가 동기신호 제어기(60)에서 발생되어 입력되며, 또한 상기 동기신호 제어기(60)에 의하여 상기 DRAM 제어기(30)에 동적메모리(50) 리플러시의 동작시점이 되었음을 경고하는 신호(RFCK)가 입력된다.
이때, 상기 DRAM 제어기(30)는 상기 테스트용 메모리셀 동기신호 제어기(60)로 부터 경고신호(RFCK)를 입력받으면, 리플러시를 요청하는 요구신호(RFRQ)(제2(c)도 참조)를 전송시키기 위하여 상기 인터페이스부(20)에 입력한다. 그러면 인터페이스부(20) 내부의 제어부에서는 상기 요구신호(RFRQ)를 입력받은 후 다음 동기클럭의 상승에지에 리플러시를 허락하는 허락신호(RFREQ)(제2(d)도 참조)를 발생시켜 상기 DRAM 제어기(30)에 입력한다.
또한, 이때 상기 인터페이스부(20)의 제어부에서는 RAS 신호만의 리플러시 모드로 세팅되며, 그로인해 RAS신호 타임을 결정하기 위하여 RAS 인에이블 신호(RASIN)(제2(f)도 참조)를 상기 DRAM 제어기(30)에 입력한다.
이때, DRAM 제어기(30) 내부의 제어부에 의하여 RAS 어드레스가 결정되고, 그에따라 동적메모리의 리플러시 동작이 이루어진다.
참고적으로, 첨부한 제2도는 리플러시 경고시점에서 중앙처리부(10)가 어드레스신호(제2(b)도 참조)를 발생시키는 경우의 동작 파형도로서, 리플러시 동작이 종료되어진 이후에 상기 중앙처리부(10)의 억세스 동작이 성립될 수 있도록 동작함을 알 수 있다.
상기와 같이 동작하는 DRAM 제어기를 사용한 종래 동적메모리 역세스 회로에서는 DRAM 제어기에서 제공하는 리플러시 카운터에 적합한 리플러시 동기신호를 갖는 동적메모리만을 선택하여 사용해야 한다는 문제점이 발생되었으며, 상술한 종래기술과 달리 독립적인 리플러시 카운터를 사용하여 DRAM 제어기 없이 동적메모리를 리플러시시킬 수 있도록 하는 또 다른 종래 동적메모리 역세스 회로(도시하여 설명하지 않았음)가 있으나, 리플러시 카운터를 사용한 종래의 기술은 리플러시 카운터의 리플러시 동기신호에 맞춰 동적메모리 억세스 회로를 전반적으로 설계하여야 한다는 문제점을 내제하고 있었다.
상기와 같은 문제점들을 해결하기 위한 본 고안의 목적은 동적메모리의 리플러시 동작을 위하여 특정 사이클에 리플러시 동기신호를 설정하기 위한 수단을 따로 구비하지 않더라도 RAS신호와 CAS신호의 논리연산 과정을 통하여 동적메모리를 억세스할 수 있도록하기 위한 동적메모리(DRAM) 억세스 제어회로를 제공하는데 있다.
상기 목적을 달성하기 위한 본 고안의 특징은, 동적메모리 선택신호와 어드레스 신호를 발생시키는 중앙처리부와 데이타를 읽고/쓰기 위한 동적메모리 및 동기신호를 발생시키며 리플러시 동기신호를 발생시키는 동기신호 제어기를 구비하고 있는 동적메모리(DRAM) 억세스 제어회로에 있어서 제어신호에 따라 상기 중앙처리부에서 발생되는 어드레스 신호를 입력받아 가로주소 선택신호와 세로주소 선택신호를 선택적으로 상기 동적메모리에 전달하는 어드레스 전송수단과, 상기 중앙처리부에서 발생되는 동적메모리 선택신호와 상기 동기신호 제어기에서 발생되는 리플러시 동기신호를 입력받아 리플러시 동작에 필요한 제어신호를 발생시키는 리플러시 제어수단과, 상기 동적메모리 선택신호와 상기 리플러시 제어수단에서 발생되는 제어신호를 입력받아 상기 동적메모리를 억세스하기 위하여 상기 어드레스 전송수단에 제어신호를 입력하며 상기 동적메모리를 제어하기 위한 제어신호를 발생시키는 억세스 제어수단 및 상기 억세스 제어수단과 리플러시 제어수단에서 발생되는 제어신호에 따라 상기 동적메모리를 제어하는 메모리 제어수단을 포함하는데 있다.
이하, 첨부한 도면을 참조하여 본 고안에 따른 바람직한 일 실시예를 설명한다.
제3도는 본 고안에 따른 동적메모리(DRAM) 억세스 제어회로의 단순 블럭 구성도로서, 중앙처리부(10)와, 데이타를 읽고/쓰기 위한 동적메모리(50)와, 제어신호에 따라 상기 중앙처리부(10)에서 발생되는 어드레스 신호를 입력받아 RAS(가로주소 선택신호)와 CAS(세로주소 선택신호)신호를 선택적으로 상기 동적메모리(50)에 전달하는 어드레스 전송부(70)와, 동기신호를 발생시키며 상기 동적메모리(50)의 리플러시 동기신호(RFCK)를 발생시키는 동기신호 제어기(60)와, 상기 중앙처리부(10)에서 발생되는 동적메모리 선택신호(CSDRAM')와 상기 동기신호 제어기(60)에서 발생되는 리플러시 동기신호(RFCK)를 입력받아 리플러시 동작에 필요한 제어신호를 발생시키는 리플러시 제어부(90)와, 상기 중앙처리부(10)에서 발생되는 동적메모리 선택신호(CSDRAM')와 상기 리플러시 제어부(90)에서 출력되는 제어신호를 입력받아 상기 동적메모리(50)를 억세스하기 위하여 상기 어드레스 전송부(70)에 제어신호를 입력하며 상기 동적메모리(50)를 제어하기 위한 제어신호를 발생시키는 억세스 제어부(80) 및 상기 억세스 제어부(80)와 리플러시 제어부(90)에서 출력되는 제어신호에 따라 상기 동적메모리(50)를 제어하는 메모리 제어부(100)로 구성되어 있다.
상기 구성중 상기 리플러시 제어부(90)는 상기 동기신호 제어기(60)에서 발생되는 리플러시 동기신호(RFCK)를 동기신호로 하여 데이타 입력단에 연결되어 있는 접지전위를 출력하는 제1D플립플롭(D1)과, 상기 중앙처리부(10)에서 발생되는 동적메모리 선택신호(CSDRAM')와 상기 제1D플립플롭(D1)에서 출력되는 신호(RFRQ')를 반전입력단에 입력받아 논리곱 동작하여 반전시켜 출력하는 제1앤드게이트(A1)와, 상기 제1앤드게이트(A1)의 출력신호를 데이타 입력단에 입력받아 동기신호에 따라 출려하는 제2D플립플롭(D2)과, 상기 제2D플립플롭(D2)의 출력신호를 데이타 입력단에 입력받아 동기신호에 따라 출력하는 제3D플립플롭(D3)과, 상기 제2D플립플롭(D2)와 제3D플립플롭(D3)의 출력신호를 반전입력단에 입력받아 논리곱 동작하여 반전시켜 출력하는 제2앤드게이트(A2)와, 상기 제2앤드게이트(A2)의 출력신호를 데이타 입력단에 입력받아 동기신호에 따라 출력하는 제4D플립플롭(D4)과, 상기 제2D플립플롭(D2)와 제4D플립플롭(D4)의 출력신호를 반전입력단에 입력받아 논리곱 동작하여 반전시켜 출력하는 제3앤드게이트(A3)와, 상기 제3앤드게이트(A3)의 출력신호를 데이타 입력단에 입력받아 동기신호에 따라 출력하여 상기 제1D플립플롭(D1)의 클리어단자에 입력하는 제5D플립플롭(D5) 및 상기 제5D플립플롭(D5)의 출력신호를 데이타 입력단에 입력받아 동기신호에 따라 출력하는 제6D플립플롭(D6)으로 이루어진다.
또한, 상기 억세스 제어부(80)는 상기 리플러시 제어부(90)내의 제6D플립플롭(D6)의 출력신호와 제3D플립플롭(D3)의 출력신호를 입력받아 논리곱 동작하여 출력하는 제4앤드게이트(A4)와, 상기 중앙처리부(10)에서 발생되는 동적 메모리 선택신호(CSDRAM')의 반전신호와 상기 제4앤드게이트(A4)의 출력신호를 입력받아 논리곱 동작하여 반전시켜 출력하는 제5앤드게이트(A5)와, 상기 동적메모리 선택신호(CSDRAM')의 반전신호를 클리어단자에 입력받고 상기 제5앤드게이트(A5)의 출력신호를 입력받아 출력하는 제7D플립플롭(D7)와, 상기 동적메모리 선택신호(CSDRAM')의 반전신호를 클리어단자에 입력받고 상기 제7D플립플롭(D7)의 출력신호를 입력받아 출력하는 제8D플립플롭(D8)와, 상기 제5앤드게이트(A5) 출력신호의 반전신호와 상기 제7D플립플롭(D7)의 출력신호를 입력받아 논리곱 동작하여 반전시켜 출력하는 제6앤드게이트(A6) 및 상기 제5앤드게이트(A5) 출력신호의 반전신호와 상기 제6앤드게이트(A6)의 출력신호를 입력받아 논리곱 동작하여 반전시켜 출력하는 제7앤드게이트(A7)로 이루어진다.
또한, 상기 메모리 제어부(100)는 상기 역세스 제어부(80)의 제8D플립플롭(D8)의 반전 출력신호와 상기 리플러시 제어부(90)의 제4D플립플롭(D4)의 반전 출력신호를 입력받아 논리합 동작하여 반전 출력시키는 제1OR게이트(OR1)와, 상기 억세스 제어부(80)의 제7D플립플롭(D7)의 반전 출력신호와 상기 리플러시 제어부(90)의 제5D플립플롭(D5)의 반전 출력신호를 입력받아 논리합 동작하여 반전 출력시키는 제2OR게이트(OR2)로 이루어진다.
또한, 상기 어드레스 전송부(70)는 상기 억세스 제어부(80)내의 제6앤드게이트(A6)의 반전 출력신호에 따라 상기 중앙처리부(10)에서 발생되는 어드레스중 RAS신호를 출력하는 제1버퍼(BF1)와, 제7앤드게이트(A7)의 반전 출력신호에 따라 상기 중앙처리부(10)에서 발생되는 어드레스중 CAS신호를 출력하는 제2버퍼(BF2)로 이루어진다.
상기와 같이 구성되어 있는 본 고안에 따른 동적메모리(DRAM) 억세스 제어 회로의 바람직한 동작예를 첨부한 도면 중 제4도를 참조하여 설명한다.
제4도는 제3도에 도시되어 있는 본 고안에 따른 동적메모리 억세스 회로의 동작 타이밍도이다.
중앙처리부(10)의 동작클럭(제4(a)도 참조)으로 동기신호 제어기(60)에서 제공되는 동기신호는 16㎒이다.
임의의 시점이되어 상기 동기신호 제어기(60)에서 동적메모리(50)의 리플러시 동작시점이 되었음을 경고하는 신호(RFCK)가 발생되어지면, 데이타 입력단에 입력되는 접지신호를 로우 상태로 출력하던 제1D플립플롭(D1)에서는 상기 리플러시 동기신호(RFCK)를 동기신호로 입력받아 래치 동작하여 출력(제4(c)도 참조)한다.
상기 중앙처리부(10)에서 발생되는 동적메모리 선택신호(CSDRAM')와 상기 제1D플립플롭(D1)에서 출력되는 신호(RFRQ')의 반전입력단에 입력받은 제1앤드게이트(A1)에서 논리곱 동작하여 반전시켜 출력하는 신호를 데이타 입력단에 입력받은 제2D플립플롭(D2)은 상기 중앙처리부(10)의 클럭신호에 동기되어 리플러시 화일을 허용하기 위한 신호(RFREQ'; 제4(d)도 참조)를 출력한다.
상기 제2D플립플롭(D2)의 출력신호(RFREQ')를 데이타 입력단에 입력받은 제3D플립플롭(D3)은 상기 중앙처리부(10)의 클럭신호에 동기되어 리플러시 허용 신호(RFSH'; 제4(e)도 참조)를 출력한다.
상기 제3D플립플롭(D3)에서 출력되는 신호(RFSH')와 상기 제2D플립플롭(D2)의 출력신호(RFREQ')를 반전 입력단에 입력받은 제2앤드게이트(A2)에서 논리곱 동작하여 반전시켜 출력하는 신호를 데이타 입력단에 입력받은 제4D플립플롭(D4)은 상기 중앙처리부(10)의 클럭신호에 동기되어, 메모리 제어부(100)내의 제1OR게이트(OR1)에서 동적메모리(50)을 제어하기 위하여 출력하는 신호(DRAM-CAS')의 출력을 제어하기 위한 신호(RFCAS'; 제4(f)도의 로우상태 참조)를 출력시킨다.
상기 제2D플립플롭(D2)와 제4D플립플롭(D4)의 출력신호를 반전입력단에 입력받아 논리곱 동작하여 반전시켜 출력하는 제3앤드게이트(A3)의 출력신호를 데이타 입력단에 입력받은 제5D플립플롭(D5)은 상기 중앙처리부(10)의 클럭신호에 동기되어, 메모리 제어부(100)내의 제2OR게이트(OR2)에서 동적메모리(50)을 제어하기 위하여 출력하는 신호(DRAM-RAS')의 출력을 제어하기 위한 신호(RFRAS'; 제4(g)도의 로우상태 참조)를 출력시킨다. 또한, 상기 제5D플립플롭(D5)의 출력신호(RFRAS')는 상기 제1플립플롭(D1)의 클리어단자와 제6플립플롭(D6)의 데이타 입력단에 입력된다.
상기 제6플립플롭(D6)에서는 리플러시 타임이후 RAS' 신호의 프리차징(Pre-charging)타임을 보상하기 위한 신호(NEGCS'; 제4(h)도 참조)를 출력시킨다.
상기 제6플립플롭(D6)의 출력신호(NEGCS')의 제3플립플롭(D3)의 출력신호(RFSH')를 입력받은 제4앤드게이트(A4)에서는 입력신호를 논리곱 동작하여 출력하고, 상기 중앙처리부(10)에서 발생되는 동적메모리 선택신호(CSDRAM')의 반전신호와 상기 제4앤드게이트(A4)의 출력신호를 입력받은 제5앤드게이트(A5)는 입력된 신호를 논리곱 동작하여 반전시켜 제7D플립플롭(D7)의 데이타 입력단에 입력한다.
상기 제7D플립플롭(D7)은 데이타 입력단에 입력되는 신호를 상기 중앙처리부(10)의 클럭신호에 동기되며, 상기 동적메모리 선택신호(CSDRAM')의 반전신호를 클리어단자에 입력받아 상기 동적메모리(50)의 RAS입력을 위한 신호(RAS')를 상기 제2OR게이트(OR2)의 반전 입력단에 입력시키고, 제6앤드게이트(A1)에 입력되도록 출력한다.
상기 제7D플립플롭(D7)에서 출력되는 데이타를 데이타 입력단에 입력은 제8플립플롭(D8)은 상기 중앙처리부(10)의 클럭신호와 클리어단자에 입력되는 상기 동적메모리 선택신호(CSDRAM')의 반전신호에 따라 상기 동적메모리(50)의 CAS입력을 위한 신호(CAS')를 출력하여 상기 제1OR게이트(OR1)의 반전 입력단에 입력시킨다.
또한, 상기 메모리 제어부(100)내의 제1OR게이트(OR1)은 상기 제8플립플롭(D8)에서 출력되는 신호(CAS')의 반전신호와 상기 제4D플립플롭(D4)에서 출력되는 신호(RFCAS')의 반전신호를 입력받아 논리합 동작하여 동적메모리(50)가 CAS신호를 입력받을 수 있도록 제어한다.
또한, 제2OR게이트(OR2)은 상기 제7D플립플롭(D7)에서 출력되는 신호(RAS')의 반전신호와 상기 제5D플립플롭(D5)에서 출력되는 신호(RFRAS')의 반전신호를 입력받아 논리합 동작하여 동적메모리(50)가 RAS신호를 입력받을 수 있도록 제어한다.
상술한 바와같이 동작하는 본 고안에 따른 동적메모리(DRAM) 억세스 제어 회로를 제공하여 동적메모리의 리플러시 동작을 위하여 특정 사이클에 리플러시 동기신호를 설정하기 위한 수단을 따라 구비하지 않더라도 RAS신호와 CAS신호의 논리연산 과정을 통하여 동적메모리를 억세스할 수 있는 효과가 있다.

Claims (6)

  1. 동적메모리 선택신호와 어드레스 신호를 발생시키는 중앙처리부와 데이타를 읽고/쓰기 위한 동적메모리 및 동기신호를 발생시키며 리플러시 동기신호를 발생시키는 동기신호 제어기를 구비하고 있는 동적메모리(DRAM) 억세스 제어회로에 있어서, 제어신호에 따라 상기 중앙처리부에서 발생되는 어드레스 신호를 입력받아 가로주소 선택신호와 세로주소 선택신호를 선택적으로 상기 동적메모리에 전달하는 어드레스 전송수단과, 상기 중앙처리부에서 발생되는 동적메모리 선택신호와 상기 동기신호 제어기에서 발생되는 리플러시 동기신호를 입력받아 리플러시 동작에 필요한 소정갯수의 제어신호를 발생시키는 리플러시 제어수단과, 상기 동적메모리 선택신호와 상기 리플러시 제어수단에서 발생되는 제어신호를 입력받아 상기 동적메모리를 억세스하기 위하여 상기 어드레스 전송수단에 제어신호를 입력하며 상기 동적메모리를 제어하기 위한 소정갯수의 제어신호를 발생시키는 억세스 제어수단; 및 상기 억세스 제어수단과 리플러시 제어수단에서 발생되는 제어신호에 따라 상기 동적메모리를 제어하는 메모리 제어수단을 포함하는 것을 특징으로 하는 동적메모리(DRAM) 억세스 제어 회로.
  2. 제1항에 있어서, 상기 리플러시 제어수단은 상기 동기신호 제어기에서 발생되는 리플러시 동기신호를 동기신호로 하여 데이타 입력단에 연결되어 있는 접지전위를 출력하는 제1D플립플롭과, 상기 중앙처리부에서 발생되는 동적메모리 선택신호와 상기 제1D플립플롭에서 출력되는 신호를 반전입력단에 입력받아 논리곱 동작하여 반전시켜 출력하는 제1앤드게이트와; 상기 제1앤드게이트의 출력신호를 데이타 입력단에 입력받아 동기신호에 따라 출려하는 제2D플립플롭과; 상기 제2D플립플롭의 출력신호를 데이타 입력단에 입력받아 동기신호에 따라 출력하는 제3D플립플롭과; 상기 제2, 제3D플립플롭의 출력신호를 반전입력단에 입력받아 논리곱 동작하여 반전시켜 출력하는 제2앤드게이트와; 상기 제2앤드게이트의 출력신호를 데이타 입력단에 입력받아 동기신호에 따라 출력하는 제4D플립플롭과; 상기 제2, 제4D플립플롭의 출력신호를 반전입력단에 입력받아 논리곱 동작하여 반전시켜 출력하는 제3앤드게이트와; 상기 제3앤드게이트의 출력신호를 데이타 입력단에 입력받아 동기신호에 따라 출력하여 상기 제1D플립플롭의 클리어단자에 입력하는 제5D플립플롭; 및 상기 제5D플립플롭의 출력신호를 데이타 입력단에 입력받아 동기신호에 따라 출력하는 제6D플립플롭으로 이루어진 것을 특징으로 하는 동적메모리(DRAM) 억세스 제어 회로.
  3. 제1항 또는 제2항에 있어서, 상기 억세스 제어수단은 상기 리플러시 제어수단내의 제6D플립플롭의 출력신호와 제3D플립플롭의 출력신호를 입력받아 논리곱 동작하여 출력하는 제4앤드게이트와; 상기 중앙처리부에서 발생되는 동적 메모리 선택신호의 반전신호와 상기 제4앤드게이트의 출력신호를 입력받아 논리곱 동작하여 반전시켜 출력하는 제5앤드게이트와; 상기 동적메모리 선택신호의 반전신호를 클리어단자에 입력받고 상기 제5앤드게이트의 출력신호를 입력받아 출력하는 제7D플립플롭와; 상기 동적메모리 선택신호의 반전신호를 클리어단자에 입력받고 상기 제7D플립플롭의 출력신호를 입력받아 출력하는 제8D플립플롭와; 상기 제5앤드게이트 출력신호의 반전신호와 상기 제7D플립플롭의 출력신호를 입력받아 논리곱 동작하여 반전시켜 출력하는 제6앤드게이트; 및 상기 제5앤드게이트 출력신호의 반전신호와 상기 제6앤드게이트의 출력신호를 입력받아 논리곱 동작하여 반전시켜 출력하는 제7앤드게이트로 이루어진 것을 특징으로 하는 동적메모리(DRAM) 억세스 제어 회로.
  4. 제1항에 있어서, 상기 억세스 제어수단은 상기 리플러시 제어수단에서 발생되는 제1제어시호와 제2제어신호를 입력받아 논리곱 동작하여 출력하는 제4앤드게이트와; 상기 중앙처리부에서 발생된 동적메모리 선택신호와 반전신호와 상기 제4앤드게이트의 출력신호를 입력받아 논리곱 동작하여 반전시켜 출력하는 제5앤드게이트와; 상기 동적메모리 선택신호의 반전신호를 클리어단자에 입력받고 상기 제5앤드게이트의 출력신호를 입력받아 출력하는 제7D플립플롭과; 상기 동적메모리 선택신호의 반전신호를 클리어단자에 입력받고 상기 제7D플립플롭의 출력신호를 입력받아 출력하는 제8D플립플롭과; 상기 제5앤드게이트 출력신호의 반전신호와 상기 제7D플립플롭의 출력신호를 입력받아 논리곱 동작하여 반전시켜 출력하는 제6앤드게이트; 및 상기 제5앤드게이트 출력신호의 반전신호와 상기 제6앤드게이트의 출력신호를 입력받아 논리곱 동작하여 반전시켜 출력하는 제7앤드게이트로 이루어지는 것을 특징으로 하는 동적메모리(DRAM) 억세스 제어 회로.
  5. 제1항과 제2항 그리고 제4항 중 어느 한 항에 있어서, 상기 메모리 제어수단은 상기 억세스 제어수단의 제8D플립플롭의 반전 출력신호와 상기 리플러시 제어수단의 제4D플립플롭의 반전 출력신호를 입력받아 논리합 동작하여 반전 출력시키는 제1OR게이트와; 상기 억세스 제어수단의 제7D플립플롭의 반전 출력신호와 상기 리플러시 제어수단의 제5D플립플롭의 반전 출력신호를 입력받아 논리합 동작하여 반전 출력시키는 제2OR게이트로 이루어지는 것을 특징으로 하는 동적메모리(DRAM) 억세스 제어 회로.
  6. 제1항 또는 제4항에 있어서, 상기 어드레스 전송수단은 상기 억세스 제어수단내의 제6앤드게이트의 반전 출력신호에 따라 상기 중앙처리부에서 발생되는 어드레스중 가로주소 선택신호를 출력하는 제1버퍼와; 상기 제7앤드게이트의 반전 출력신호에 따라 상기 중앙처리부에서 발생되는 어드레스중 세로주소 선택신호를 출력하는 제2버퍼(BF2)로 이루어지는 것을 특징으로 하는 동적메모리(DRAM) 억세스 제어 회로.
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