KR940007479Y1

KR940007479Y1 - 복수 프로세서 간의 데이타 전송회로

Info

Publication number: KR940007479Y1
Application number: KR2019880006321U
Authority: KR
Inventors: 권상욱
Original assignee: 주식회사 금성사; 최근선
Priority date: 1988-04-30
Filing date: 1988-04-30
Publication date: 1994-10-22
Also published as: KR890021970U

Abstract

내용 없음.

Description

복수 프로세서 간의 데이타 전송회로

제1도는 본 고안에 따른 복수 프로세서간 데이타 전송회로.

* 도면의 주요부분에 대한 부호의 설명

1,2 : CPU 3,4 : 디코더

5,6 : 버퍼 7 : 버스 드라이버

FF1,FF2, : D플립플롭 I1,I2 : 인버터

본 고안은 데이타 전송에 관한 것으로, 특히 별도의 메모리 없이도 두개의 프로세서가 바이트 단위로 데이타를 기록하고 읽어내도록 하여 데이타를 전송하도록 하고자한 것이다.

상기한 목적을 위한 본 고안의 기술구성을 첨부도면을 참조하여 설명하면 다음과 같다. 첨부도면 제1도는 본 고안의 구성을 보인 회로도로서, CPU(1)는 8비트 데이타 라인을 통해 버퍼(5)의 출력단과 버퍼(6)의 입력단에 연결됨과 동시에 8비트 어드레스 콘트롤 라인을 통해 디코더(4)의 입력단에 접속되며, 디코더(4)의 P1단자에는 D플립플롭(FF1)의 CK(클럭)단과 상기 버퍼(5)의(Output Control)단자에 접속되고, P2단자는 D플립플롭(FF")의(Preset)단에 접속됨과 동시에 인버터(12)를 거쳐 버퍼(6)의 LE(Load Enable)에 접속되며, P3단자는 버스드라이버(7)의 입력단()에 접속되며, 상기 D플립플롭(FF1)의 출력단(Q)은 버스드라이버(7)의 1A,6A 단자에, D플립플롭(FF2)의 출력단(Q)은 버스 드라이버(7)의 2A, 5A 단자에 각각 접속되고, 버스 드라이버(7)의 D0, D1단자는 상기 버퍼(6)의 입력단에, 또다른 D0,D1단자는 CPU(2)의 데이타 라인에 각각 연결되며, CPU(2)의 8비트 데이타 라인은 상기 버퍼(5)의 입력단과 버퍼(6)의 출력단에 접속되고, CPU(2)는 8비트 어드레스 콘트롤 라인을 통해 디코더(3)의 입력단에 접속되며, 디코더(3)의 P1단자는 인버터(I1)를 거쳐 버퍼(5)의 LE(Load Enable)단자에 접속됨과 동시에 상기 D플립플롭(FF1)의(Preset)단자에 접속되고, P2단자는 상기 버퍼(6)의(Out-put Control)단자와 D플립플롭(FF2)의 CK(클럭)단에 접속되며, P3단자는 버스 드라이버(7)의단자에 접속되어 구성된다. 상기한 바와같이 구성된 본 고안의 동작 및 작용효과는 다음과 같다.

먼저 CPU(1)가 데이타를 기록하고 CPU(2)가 그 데이타를 읽는 경우를 설정하면, 먼저 CPU(1)는 이전에 버퍼(6)에 저장되었던 데이타를 CPU(2)가 다 읽었는지를 체크하기 위해 디코더(4)의 P3단자를 통해 버스드라이버(7)의단자에 로우를 인가하여 버스드라이버(7)의 단자 DO와 D1단자의 데이타를 통해 체크하여 D1단자가 "1"이면 CPU(1)는 다시 기록할 수 이는 상태가 된다.

그다음 디코더(4)의 P2단자를 통해 로우신호가 출력되어 인버터(I2)를 통해 버퍼(6)의 LE(Load Enable)단자에 하이신호가 인가되므로 버퍼(6)내에 CPU(1)로 부터의 병렬(Parallel)데이타가 래치되고, 디코더(4)의 P2단자에 의해 D플립플롭(FF2)의(프리세트)단자에 로우가 인가되므로 D플립플롭(FF2)의 출력은 하이로 되어 버스 드라이버(7)의 2A단자와 5A단자에 인가되는데 이때 버스 드라이버(7)의 D1단자는 "1"로서 CPU(1)가 기록하는 상태를 갖게된다.

이때 CPU(2)는 디코더(3)의 P3단자를 로우로 하여 버스드라이버(7)의 출력 데이타를 액티브(Active)하게 하고, D1단자의 상태를 체크하여 CPU(2)가 읽을 수 있는 상태인지를 체크한다. 즉 CPU(2)가 기록된 데이타를 읽어들이기전에 우선 CPU(2)의 상태가 읽어들일 수 있는 상태인지를 체크하기 위해 디코더(3)의 P3단자를 통해 버스드라이버(7)의단자에 로우신호를 인가하여 D1단자의 출력이 "1"이면 기록된 데이타를 읽을 수 있는 상태이므로 디코더(3)의 P2단자를 로우로 하여 버퍼(6)의(Output Control)단자에 로우를 인가하면 버퍼(6)가 인에이블되어 CPU(2)가 기록된 데이타를 리드하게 된다.

이때 디코더(3)의 P2단자가 출력에 의해 D플립플롭(FF2)의 CK단이 로우상태로 되므로 D플립플롭(FF2)의 출력이 로우가 되어 버스드라이버(7)의 2A, 5A 입력단으로 인가되므로 버스드라이버(7)의 D1단자 출력이 로우로 되어 CPU(2)가 데이타를 읽음을 알려준다.

반대로 CPU(2)가 데이타를 기록하고 CPU(1)가 기록된 데이타를 읽는경우, CPU(2)는 데이타 기록이 가능한지를 알기위해 디코더(3)의 P3단자를 통해 버스드라이버(7)의단자로 로우신호를 인가하고 버스드라이버(7)의 D0단자의 출력을 체크하여 D0단자의 출력이 "0"이면 CPU(1)가 리드(Read)를 완료하여 CPU(2)가 기록 가능한 상태임을 알게된다. 그후 CPU(2)의 제어에 의해 디코더(3)의 P1단자로 부터 로우신호가 출력되면 인버터(I1)를 통해 버퍼(5)의 LE(Load Enable)단자에 하이 신호가 인가되므로 CPU(2)로 부터의 데이타는 버퍼(5)에 래치되며, 그리고 이때 디코더(3)의 P1단자의 "로우"신호에 의해 D플립플롭(FF1)의(Preset)단자에 로우가 인가되어 D플립플롭(FF1)의 출력이 하이로 된다. 이 출력이 버스드라이버(7)의 1A단자와 6A단자에 인가되어 버스드라이버(7)의 D0단자로 부터 "1"이 출력되게 된다.

이상태에서 CPU(1)는 기록된 데이타를 읽을수 있는지를 알기위해 디코더(4)의 P3단자를 통해 버스드라이버(7)의단자에 로우신호를 인가하여 버스 드라이버(7)의 D0단자로 부터 "1"이 출려되는지를 확인한후 디코더(4)의 P1단자를 로우로 하여 버퍼(5)의(Output Control)단자를 액티브하게 하고 CPU(1)는 버퍼(5)에 기록된 데이타를 읽게 된다.

그리고 이때 디코더(4)의 P1단자가 로우이므로 D플립플롭(FF1)의 CK단에 로우신호가 인가되므로 D플립플롭(FF1)의 출력은 로우로 되고, 이에따라 버스드라이버(7)의 1A단자와 6A단자에 로우가 인가되어 버스드라이버(7)의 D0단자로 부터 0가 출력되어 CPU(2)가 다음 데이타를 기록 가능하게 해준다.

아래의 표1은 버스드라이버(7)의 출력에 따른 CPU(1), (2)의 동작을 나타낸다.

상기한 바와같이 본 고안은 두 프로세서가 서로의 데이타를 전송함에 있어 데이타의 기록과 읽음을 인터럽트하여 별도의 메모리를 구성하지 않고도 바이트(Byte)단위로 데이타 전송이 가능해지는 효과를 갖는다.

Claims

CPU(1)(2)간의 데이타 전송에 있어서, CPU(1)로 부터의 어드레스 및 콘트롤 신호에 의해 각 출력이 제어되는 디코더(4)와, CPU(2)로 부터의 어드레스 및 콘트롤 신호에 의해 각 출력이 제어되는 디코더(3)와, 상기 디코더(4)의 일측출력(P1)을 클락신호로 인가받고 상기 디코더(3)의 일측출력(P1)을 프리세트 신호로 인가받는 D플립플롭(FF1)과, 상기 디코더(3)의 출력(P2)을 클락신호로 인가받고 상기 디코더(4)의 출력(P2)을 프리세트 신호로 인가받는 D플립플롭(FF2)과, 상기 D플립플롭(FF1,FF2)의 출력은 입력단(1A,6A)(2A,5A)으로 각각 인가받고 출력값(D0)(D1)의 상태를 결정하는 버스드라이버(7)와, 상기 디코더(3)의 출력(P1)에 의해 상기 CPU(2)로 부터의 데이타가 래치되고 상기 디코더(4)의 출력(P1)에 의해 래치된 데이타를 CPU(1)로 전달하는 버퍼(5)와, 상기 디코더(4)의 출력(P2)에 의해 상기 CPU(1)로 부터의 데이타가 래치되고 상기 디코더(3)의 출력(P2)에 의해 래치된 데이타를 CPU(2)로 전달하는 버퍼(6)를 포함하여 별도의 메모리없이 CPU(1,2)가 바이트 단위로 데이타를 주고받을수 있도록 구성한 것을 특징으로 하는 복수 프로세서간의 데이타 전송회로.