JP3304107B2 - データバスの制御方式 - Google Patents
データバスの制御方式Info
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Description
【０００１】
【産業上の利用分野】本発明は、設備等の制御を行うプ
ログラマブルコントローラのような主装置のＣＰＵと周
辺装置とのデータの授受に用いるデータバスの制御方式
に関する。
ログラマブルコントローラのような主装置のＣＰＵと周
辺装置とのデータの授受に用いるデータバスの制御方式
に関する。
【０００２】
【従来の技術】従来、主装置であるプログラマブルコン
トローラのＣＰＵと、周辺装置との間のデータの授受を
行う場合には別々のアドレスによって、データを読み出
し、書き込みを行っていた。
トローラのＣＰＵと、周辺装置との間のデータの授受を
行う場合には別々のアドレスによって、データを読み出
し、書き込みを行っていた。
【０００３】
【発明が解決しようとする課題】しかしながら、主装置
のＣＰＵと周辺装置の信号線数が多くなるという問題が
あった。本発明は、上述の問題点に鑑みて為されたもの
で、その目的とするところは主装置のＣＰＵと周辺装置
とを接続する信号線数を減らすことができるデータバス
の制御方式を提供するにある。
のＣＰＵと周辺装置の信号線数が多くなるという問題が
あった。本発明は、上述の問題点に鑑みて為されたもの
で、その目的とするところは主装置のＣＰＵと周辺装置
とを接続する信号線数を減らすことができるデータバス
の制御方式を提供するにある。
【０００４】
【課題を解決するための手段】上述の目的を達成するた
めに、請求項１記載の発明は、主装置のＣＰＵから読み
出しができ且つ周辺装置から書き込みができるブロック
と、周辺装置から読み出しができ且つ主装置から書き込
みができる別のブロックとを持つメモリ部を備え、メモ
リ部の同一アドレスに対して連続的にデータの読み出
し、書き込みを行うことにより主装置のＣＰＵと周辺装
置との間でデータの授受を行うものである。
めに、請求項１記載の発明は、主装置のＣＰＵから読み
出しができ且つ周辺装置から書き込みができるブロック
と、周辺装置から読み出しができ且つ主装置から書き込
みができる別のブロックとを持つメモリ部を備え、メモ
リ部の同一アドレスに対して連続的にデータの読み出
し、書き込みを行うことにより主装置のＣＰＵと周辺装
置との間でデータの授受を行うものである。
【０００５】尚上記データの読み出し、書き込みは、デ
ータとは別のアドレスに設定されたハンドシェイク用の
制御データを読み出し、書き込みすることによって制御
する。また上記メモリ部をＦＩＦＯメモリで構成する。
ータとは別のアドレスに設定されたハンドシェイク用の
制御データを読み出し、書き込みすることによって制御
する。また上記メモリ部をＦＩＦＯメモリで構成する。
【０００６】
【作用】而して本発明データバスの制御方式によれば、
メモリ部の同一アドレスに対してデータの読み出し、書
き込みを連続して行うため、アドレス線を減らすことが
できる。
メモリ部の同一アドレスに対してデータの読み出し、書
き込みを連続して行うため、アドレス線を減らすことが
できる。
【０００７】
【実施例】以下本発明を実施例により説明する。図１は
本発明方式の一実施例回路を示しており、プログラマブ
ルコントローラのような主装置１のＣＰＵ２と、周辺装
置３との間は接続ケーブル４で接続されており、接続ケ
ーブル４にはデータバス５、アドレスバス６、読み出し
信号ＲＤの信号線、書き込み信号ＷＲの信号線が含まれ
ており、データバス５は周辺装置３内のメモリ部７と、
制御データ部８とに接続され、アドレスバス６、読み出
し信号ＲＤ、書き込み信号ＷＲの各信号線はデコード回
路部９に夫々接続されている。
本発明方式の一実施例回路を示しており、プログラマブ
ルコントローラのような主装置１のＣＰＵ２と、周辺装
置３との間は接続ケーブル４で接続されており、接続ケ
ーブル４にはデータバス５、アドレスバス６、読み出し
信号ＲＤの信号線、書き込み信号ＷＲの信号線が含まれ
ており、データバス５は周辺装置３内のメモリ部７と、
制御データ部８とに接続され、アドレスバス６、読み出
し信号ＲＤ、書き込み信号ＷＲの各信号線はデコード回
路部９に夫々接続されている。
【０００８】周辺装置３内では、周辺装置３での制御処
理を行うＣＰＵ等から構成された制御部１０と、メモリ
部７との間を内部データバス１１で接続するとともに制
御部１０よりメモリ部７に対してデータ読み出し信号Ｒ
ＤＲ、データ書き込み信号ＲＤＷ、ポインタクリア信号
ＰＣＬの各信号線とを接続し、また制御データ部８との
間ではＵＳＥ信号、ＢＵＳＹ信号の各制御線を接続して
いる。
理を行うＣＰＵ等から構成された制御部１０と、メモリ
部７との間を内部データバス１１で接続するとともに制
御部１０よりメモリ部７に対してデータ読み出し信号Ｒ
ＤＲ、データ書き込み信号ＲＤＷ、ポインタクリア信号
ＰＣＬの各信号線とを接続し、また制御データ部８との
間ではＵＳＥ信号、ＢＵＳＹ信号の各制御線を接続して
いる。
【０００９】デコード回路部９は制御データ読み出し信
号ＣＤＲ、制御データ書き込み信号ＣＤＷの各信号線を
制御データ部８に接続し、データ読み出し信号ＬＤＲ、
データ書き込み信号ＬＤＷの信号線をメモリ部７に接続
している。ここでメモリ部７は２つのブロックで構成さ
れ、一方のブロックはＣＰＵ２からデータ読み出しがで
き、周辺装置３の制御部１０から書き込みができるもの
で、数回の読み出し回数分のメモリエリアを持ち、且つ
今どのメモリエリアがアクティブかを示すポインタを持
つ。同様に他方のブロックは周辺装置３の制御部１０か
ら読み出しができ、ＣＰＵ２から書き込みができるもの
で、数回の読み出し回数分のメモリエリアを持ち、且つ
今どのメモリエリアがアクティブかを示すポインタを持
つ。
号ＣＤＲ、制御データ書き込み信号ＣＤＷの各信号線を
制御データ部８に接続し、データ読み出し信号ＬＤＲ、
データ書き込み信号ＬＤＷの信号線をメモリ部７に接続
している。ここでメモリ部７は２つのブロックで構成さ
れ、一方のブロックはＣＰＵ２からデータ読み出しがで
き、周辺装置３の制御部１０から書き込みができるもの
で、数回の読み出し回数分のメモリエリアを持ち、且つ
今どのメモリエリアがアクティブかを示すポインタを持
つ。同様に他方のブロックは周辺装置３の制御部１０か
ら読み出しができ、ＣＰＵ２から書き込みができるもの
で、数回の読み出し回数分のメモリエリアを持ち、且つ
今どのメモリエリアがアクティブかを示すポインタを持
つ。
【００１０】次に図１の回路における主装置１のＣＰＵ
２と、周辺装置３の制御部１０との間のデータの授受に
ついての動作を図２に示すタイミングチャートに基づい
て説明する。今主装置１のＣＰＵ２が周辺装置３に対し
てデータの読み出し、書き込みの必要が生じたとする
と、まず制御データ部８のアドレスと、制御データ読み
出しのための読み出し信号ＲＤをデコード回路部９に与
える。デーコド回路部９では制御データ読み出し信号Ｃ
ＤＲを制御データ部８に与え、図２（ａ）に示す制御部
１０のＢＵＳＹ信号をデータバス５を介してＣＰＵ２へ
転送させ、ＣＰＵ２で確認する。
２と、周辺装置３の制御部１０との間のデータの授受に
ついての動作を図２に示すタイミングチャートに基づい
て説明する。今主装置１のＣＰＵ２が周辺装置３に対し
てデータの読み出し、書き込みの必要が生じたとする
と、まず制御データ部８のアドレスと、制御データ読み
出しのための読み出し信号ＲＤをデコード回路部９に与
える。デーコド回路部９では制御データ読み出し信号Ｃ
ＤＲを制御データ部８に与え、図２（ａ）に示す制御部
１０のＢＵＳＹ信号をデータバス５を介してＣＰＵ２へ
転送させ、ＣＰＵ２で確認する。
【００１１】このＢＵＳＹ信号が”Ｌ”レベルであれ
ば、ＢＵＳＹ状態であるので、今回の読み出し、書き込
みを行わない。ここで図２（ａ）の前半に示すように”
Ｈ”レベルであれば、ＢＵＳＹ状態でないため、ＣＰＵ
２は制御データ部８に対してデータバス５を介して図２
（ｂ）に示すＵＳＥ信号を”Ｌ”レベルのＵＳＥ状態に
して送って書き込む。このときには勿論デコード回路部
９に対して制御データ部８のアドレス、書き込み信号Ｗ
Ｒを与えてデコード回路部９から制御データ書き込み信
号ＣＤＷを制御データ部８に出力させ、上記の書き込み
を行う。
ば、ＢＵＳＹ状態であるので、今回の読み出し、書き込
みを行わない。ここで図２（ａ）の前半に示すように”
Ｈ”レベルであれば、ＢＵＳＹ状態でないため、ＣＰＵ
２は制御データ部８に対してデータバス５を介して図２
（ｂ）に示すＵＳＥ信号を”Ｌ”レベルのＵＳＥ状態に
して送って書き込む。このときには勿論デコード回路部
９に対して制御データ部８のアドレス、書き込み信号Ｗ
Ｒを与えてデコード回路部９から制御データ書き込み信
号ＣＤＷを制御データ部８に出力させ、上記の書き込み
を行う。
【００１２】さて図２（ｂ）に示すようにＵＳＥ信号
が”Ｌ”レベルとしてＵＳＥ状態に設定した後ＣＰＵ２
はアドレスをデータのアドレスに固定し、図２（ｄ）に
示すようにデータの読み出し信号ＲＤをデコード回路部
９に対して与えることにより、デコード回路部９からの
データ読み出し信号ＬＤＲをメモリ部７に与え、メモリ
部７のＣＰＵ２からの読み出しに対応するブロックの各
メモリエリアからデータを順次連続的に読み出す。図２
（ｃ）のＲＤ１…はデータバス５上の読み出しデータを
示す。この読み出しの場合には上記ブロックのポインタ
はデータ読み出し信号の立ち上がりで更新され、次々と
上述のようにデータＲＤ１…が読み出される。
が”Ｌ”レベルとしてＵＳＥ状態に設定した後ＣＰＵ２
はアドレスをデータのアドレスに固定し、図２（ｄ）に
示すようにデータの読み出し信号ＲＤをデコード回路部
９に対して与えることにより、デコード回路部９からの
データ読み出し信号ＬＤＲをメモリ部７に与え、メモリ
部７のＣＰＵ２からの読み出しに対応するブロックの各
メモリエリアからデータを順次連続的に読み出す。図２
（ｃ）のＲＤ１…はデータバス５上の読み出しデータを
示す。この読み出しの場合には上記ブロックのポインタ
はデータ読み出し信号の立ち上がりで更新され、次々と
上述のようにデータＲＤ１…が読み出される。
【００１３】読み出しが終了すると引き続いて図２
（ｅ）に示すデータの書き込み信号ＷＲをデコード回路
部９に与えることににより、デコード回路部９からのデ
ータ書き込み信号ＬＤＷをメモリ部７に与え、データバ
ス５を介して図２（ｃ）に示すように書き込みデータＷ
Ｄ１…をメモリ部７に送り、ＣＰＵ２からの書き込みに
対応するブロックの各エリアに書き込む。
（ｅ）に示すデータの書き込み信号ＷＲをデコード回路
部９に与えることににより、デコード回路部９からのデ
ータ書き込み信号ＬＤＷをメモリ部７に与え、データバ
ス５を介して図２（ｃ）に示すように書き込みデータＷ
Ｄ１…をメモリ部７に送り、ＣＰＵ２からの書き込みに
対応するブロックの各エリアに書き込む。
【００１４】この書き込みの際は上記ブロックのポイン
タがデータ書き込み信号ＬＤＷの立ち上がりで更新さ
れ、次々と上述のようにデータＷＤ1 …が書き込まれる
のである。以上のような一連の読み出し、書き込みが終
了すればＣＰＵ２はＵＳＥ信号を”Ｈ”レベルとして、
制御データ部８に書き込み、ＵＳＥ状態の解除を行う。
このＵＳＥ信号を読み取った周辺装置３の制御部１０は
ポインタクリア信号ＰＣＬを図２（ｉ）に示すように”
Ｌ”レベルにして、メモリ部７の各ブロックのポインタ
を最初に戻し、”Ｌ”レベルのＢＵＳＹ信号を制御デー
タ部８に出力する。
タがデータ書き込み信号ＬＤＷの立ち上がりで更新さ
れ、次々と上述のようにデータＷＤ1 …が書き込まれる
のである。以上のような一連の読み出し、書き込みが終
了すればＣＰＵ２はＵＳＥ信号を”Ｈ”レベルとして、
制御データ部８に書き込み、ＵＳＥ状態の解除を行う。
このＵＳＥ信号を読み取った周辺装置３の制御部１０は
ポインタクリア信号ＰＣＬを図２（ｉ）に示すように”
Ｌ”レベルにして、メモリ部７の各ブロックのポインタ
を最初に戻し、”Ｌ”レベルのＢＵＳＹ信号を制御デー
タ部８に出力する。
【００１５】その後にＣＰＵ２と同じ手順で、制御部１
０からの読み出しができるメモリ部７のブロックよりデ
ータを読み出し、書き込みができるメモリ部７のブロッ
クに対してデータを書き込む。この際制御部１０からは
データ読み出し信号ＲＤＲ、データ書き込み信号ＲＤＷ
がメモリ部７へ出力されメモリ部７を制御するのは勿論
である。
０からの読み出しができるメモリ部７のブロックよりデ
ータを読み出し、書き込みができるメモリ部７のブロッ
クに対してデータを書き込む。この際制御部１０からは
データ読み出し信号ＲＤＲ、データ書き込み信号ＲＤＷ
がメモリ部７へ出力されメモリ部７を制御するのは勿論
である。
【００１６】図２（ｇ）は制御部１０から出力するデー
タ読み出し信号ＲＤＲ、同図（ｈ）は制御部１０から出
力するデータ書き込み信号ＲＤＷ、同図（ｆ）は内部デ
ータバス１１上のデータを示すＲＤ１…は読み出しデー
タを、ＷＤ１…は書き込みデータを示す。以上のように
して主装置１のＣＰＵ２によるデータの読み出し、書き
込みと、周辺装置３の制御部１０の読み出し、書き込み
を行う分けであるが、ＣＰＵ２によるデータの読み出し
回数と、制御部１０の書き込み回数と一致させる必要が
あり、また同様に制御部１０によるデータの読み出し回
数と、ＣＰＵ２の書き込み回数と一致させる必要があ
る。
タ読み出し信号ＲＤＲ、同図（ｈ）は制御部１０から出
力するデータ書き込み信号ＲＤＷ、同図（ｆ）は内部デ
ータバス１１上のデータを示すＲＤ１…は読み出しデー
タを、ＷＤ１…は書き込みデータを示す。以上のように
して主装置１のＣＰＵ２によるデータの読み出し、書き
込みと、周辺装置３の制御部１０の読み出し、書き込み
を行う分けであるが、ＣＰＵ２によるデータの読み出し
回数と、制御部１０の書き込み回数と一致させる必要が
あり、また同様に制御部１０によるデータの読み出し回
数と、ＣＰＵ２の書き込み回数と一致させる必要があ
る。
【００１７】さて周辺装置３の制御部１０の一連の読み
出し、書き込みが終了すると、ポインタクリア信号ＰＣ
Ｌを出力し、メモリ部７の各ブロックのポインタを最初
に戻すとともに、制御データのＢＵＳＹ信号を解除し、
ＣＰＵ２側からの書き込みを可能にして一連の動作が終
了する。図３はメモリ部７として、４ビット×１６ワー
ドの二つのＦＩＦＯメモリ７Ａ，７Ｂを使用した周辺装
置３内の具体回路を示しており、一方のＦＩＦＯメモリ
７Ａは主装置１のＣＰＵ２からの書き込みと、周辺装置
３の制御部１０からの読み出しを行うブロックに対応す
るものであり、他方のＦＩＦＯメモリ７Ｂは主装置１の
ＣＰＵ２からの読み出しと、周辺装置３の制御部１０か
らの書き込みを行うブロックに対応するものであり、Ｄ
は入力用ポートを、Ｑ端子は出力ポートを示す、またＳ
ｉ、Ｓｏは夫々入力用、出力用のクロック入力端子であ
り、この端子Ｓｉ又はＳｏに入力される度にメモリエリ
アに対して入力用ポートＤからの書き込み、又は出力用
ポートＳｏへの読み出しが行われ、メモリポインタがイ
ンクリメトされる。またＯＥは出力のトライステート制
御用信号の入力端子、ＭＲはメモリポインタを先頭に戻
すためのポインタクリア信号ＰＣＬを入力する入力端子
である。 デコード回路部９は、デコードＩＣ1 と、ゲ
ートＩＣ2 〜ＩＣ6 とで構成されており、主装置１のＣ
ＰＵ２から見たデータのアドレスを例えば４番地で、制
御データのアドレスを５番地に設定している。
出し、書き込みが終了すると、ポインタクリア信号ＰＣ
Ｌを出力し、メモリ部７の各ブロックのポインタを最初
に戻すとともに、制御データのＢＵＳＹ信号を解除し、
ＣＰＵ２側からの書き込みを可能にして一連の動作が終
了する。図３はメモリ部７として、４ビット×１６ワー
ドの二つのＦＩＦＯメモリ７Ａ，７Ｂを使用した周辺装
置３内の具体回路を示しており、一方のＦＩＦＯメモリ
７Ａは主装置１のＣＰＵ２からの書き込みと、周辺装置
３の制御部１０からの読み出しを行うブロックに対応す
るものであり、他方のＦＩＦＯメモリ７Ｂは主装置１の
ＣＰＵ２からの読み出しと、周辺装置３の制御部１０か
らの書き込みを行うブロックに対応するものであり、Ｄ
は入力用ポートを、Ｑ端子は出力ポートを示す、またＳ
ｉ、Ｓｏは夫々入力用、出力用のクロック入力端子であ
り、この端子Ｓｉ又はＳｏに入力される度にメモリエリ
アに対して入力用ポートＤからの書き込み、又は出力用
ポートＳｏへの読み出しが行われ、メモリポインタがイ
ンクリメトされる。またＯＥは出力のトライステート制
御用信号の入力端子、ＭＲはメモリポインタを先頭に戻
すためのポインタクリア信号ＰＣＬを入力する入力端子
である。 デコード回路部９は、デコードＩＣ1 と、ゲ
ートＩＣ2 〜ＩＣ6 とで構成されており、主装置１のＣ
ＰＵ２から見たデータのアドレスを例えば４番地で、制
御データのアドレスを５番地に設定している。
【００１８】ゲートＩＣ3 の出力はデータ読み出し信号
ＬＤＲで、ゲートＩＣ4 の出力はデータ書き込み信号Ｌ
ＤＷ、ゲートＩＣ5 の出力は制御データ書き込み信号Ｃ
ＤＷ、ゲートＩＣ6 の出力は制御データ読み出し信号Ｃ
ＤＲとなる。制御データ部８は、Ｄ型フリップフロップ
からなるラッチ回路ＩＣ7 、ＩＣ8 と、３ステート回路
ＩＣ9 とから構成され、上記制御データ読み出し信号Ｃ
ＤＲが出力され時に３ステート回路ＩＣ9 を介して主装
置１へのデータバス５に出力される。
ＬＤＲで、ゲートＩＣ4 の出力はデータ書き込み信号Ｌ
ＤＷ、ゲートＩＣ5 の出力は制御データ書き込み信号Ｃ
ＤＷ、ゲートＩＣ6 の出力は制御データ読み出し信号Ｃ
ＤＲとなる。制御データ部８は、Ｄ型フリップフロップ
からなるラッチ回路ＩＣ7 、ＩＣ8 と、３ステート回路
ＩＣ9 とから構成され、上記制御データ読み出し信号Ｃ
ＤＲが出力され時に３ステート回路ＩＣ9 を介して主装
置１へのデータバス５に出力される。
【００１９】図４は制御データのデータバス５の各ビッ
トＤ0 〜Ｄ7 との関係を示しており、ＣＰＵ２から制御
データの読み出し信号ＲＤが与えられると図４（ａ）に
示すようにＤ 3 、Ｄ6 が後述のグループＡ、ＢのＢＵＳ
Ｙ信号の転送バスとなり、またＣＰＵ２から制御データ
の書き込み信号ＷＲが与えられると、図４（ｂ）に示す
ようにＤ0 、Ｄ4 がグループＡ、ＢのＵＳＥ信号の転送
バスとなる。
トＤ0 〜Ｄ7 との関係を示しており、ＣＰＵ２から制御
データの読み出し信号ＲＤが与えられると図４（ａ）に
示すようにＤ 3 、Ｄ6 が後述のグループＡ、ＢのＢＵＳ
Ｙ信号の転送バスとなり、またＣＰＵ２から制御データ
の書き込み信号ＷＲが与えられると、図４（ｂ）に示す
ようにＤ0 、Ｄ4 がグループＡ、ＢのＵＳＥ信号の転送
バスとなる。
【００２０】ゲートＩＣ10〜ＩＣ12はＵＳＥ信号が出て
いると時のみ主装置１からメモリ部７への読み出し、書
き込みを制御する制御回路を構成する。ここで本実施例
では制御データを二つのグループに分けて制御してお
り、制御部１０のＫ０２、Ｒ７０、Ｒ７１の各ポートが
Ａグループの制御データで、制御部１０のＫ０３、Ｒ８
０、Ｒ８１の各ポートがＢグループの制御データであ
り、このＢグループの制御データの使用・未使用をゲー
トＩＣ13、ＩＣ14を使って切り換えることで、一つの周
辺装置３を４ビット×８ワード又は４ビット×１６ワー
ドの仕様で使うことができ、４ビット×８ワードの仕様
（Ｂグループ未使用）で使う場合にはＢグループに対応
する別の周辺装置を主装置１のバスラインに並列に接続
すれば２台の周辺装置を接続して制御できる。
いると時のみ主装置１からメモリ部７への読み出し、書
き込みを制御する制御回路を構成する。ここで本実施例
では制御データを二つのグループに分けて制御してお
り、制御部１０のＫ０２、Ｒ７０、Ｒ７１の各ポートが
Ａグループの制御データで、制御部１０のＫ０３、Ｒ８
０、Ｒ８１の各ポートがＢグループの制御データであ
り、このＢグループの制御データの使用・未使用をゲー
トＩＣ13、ＩＣ14を使って切り換えることで、一つの周
辺装置３を４ビット×８ワード又は４ビット×１６ワー
ドの仕様で使うことができ、４ビット×８ワードの仕様
（Ｂグループ未使用）で使う場合にはＢグループに対応
する別の周辺装置を主装置１のバスラインに並列に接続
すれば２台の周辺装置を接続して制御できる。
【００２１】４ビット×１６ワードの仕様（Ａグルー
プ、Ｂグループ使用）で使った場合の主装置１からのＣ
ＰＵ２からの読み出し、書き込みのタイミングを図５に
示す。図５（ａ）はＡ、ＢグループのＢＵＳＹ信号を示
し、このＢＵＳＹ信号が”Ｈ”レベルとなってＢＵＳＹ
状態が解除されると、ＣＰＵ２はまず図５（ｂ）に示す
ようにＡグループのＵＳＥ信号を”Ｈ”にして、図５
（ｃ）に示すようにＢグループのＵＳＥ信号を”Ｌ”に
して、ＦＩＦＯメモリ７ＢからデータＲＤ１〜ＲＤ８を
読み出し、次いでデータＷＤ１〜ＷＤ８をＦＩＦＯメモ
リ７Ａに書き込む。次にＢグループのＵＳＥ信号を”
Ｈ”にして、ＡグループのＵＳＥ信号を”Ｌ”にして、
ＦＩＦＯメモリ７ＢからデータＲＤ９〜ＲＤ１６を読み
出し、次いでデータＷＤ９〜ＷＤ１６をＦＩＦＯメモリ
７Ａに書き込む。このときの４ビットのデータバスＤ3
〜Ｄ0 の状態を図５（ｄ）に示す。図５（ｅ）はＦＩＦ
Ｏメモリ７ＢのＳｏ端子のクロックを、また図５（ｆ）
はＦＩＦＯメモリ７ＡのＳｉ端子のクロックを示す。尚
読み出し、書き出しの制御データは最下位バイトから順
に転送させるものとしている。また制御部１０の読み出
し、書き込みの手順はＢＵＳＹ信号を出力しておけば自
由に行える。
プ、Ｂグループ使用）で使った場合の主装置１からのＣ
ＰＵ２からの読み出し、書き込みのタイミングを図５に
示す。図５（ａ）はＡ、ＢグループのＢＵＳＹ信号を示
し、このＢＵＳＹ信号が”Ｈ”レベルとなってＢＵＳＹ
状態が解除されると、ＣＰＵ２はまず図５（ｂ）に示す
ようにＡグループのＵＳＥ信号を”Ｈ”にして、図５
（ｃ）に示すようにＢグループのＵＳＥ信号を”Ｌ”に
して、ＦＩＦＯメモリ７ＢからデータＲＤ１〜ＲＤ８を
読み出し、次いでデータＷＤ１〜ＷＤ８をＦＩＦＯメモ
リ７Ａに書き込む。次にＢグループのＵＳＥ信号を”
Ｈ”にして、ＡグループのＵＳＥ信号を”Ｌ”にして、
ＦＩＦＯメモリ７ＢからデータＲＤ９〜ＲＤ１６を読み
出し、次いでデータＷＤ９〜ＷＤ１６をＦＩＦＯメモリ
７Ａに書き込む。このときの４ビットのデータバスＤ3
〜Ｄ0 の状態を図５（ｄ）に示す。図５（ｅ）はＦＩＦ
Ｏメモリ７ＢのＳｏ端子のクロックを、また図５（ｆ）
はＦＩＦＯメモリ７ＡのＳｉ端子のクロックを示す。尚
読み出し、書き出しの制御データは最下位バイトから順
に転送させるものとしている。また制御部１０の読み出
し、書き込みの手順はＢＵＳＹ信号を出力しておけば自
由に行える。
【００２２】更に上記メモリ部７は２つのＦＩＦＯメモ
リ７Ａ，７Ｂを使用しているが、データラッチ回路を使
用して構成しても勿論良い。
リ７Ａ，７Ｂを使用しているが、データラッチ回路を使
用して構成しても勿論良い。
【００２３】
【発明の効果】本発明は、主装置のＣＰＵから読み出し
ができ且つ周辺装置から書き込みができるブロックと、
周辺装置から読み出しができ且つ主装置から書き込みが
できる別のブロックとを持つメモリ部を備え、メモリ部
の同一アドレスに対して連続的にデータの読み出し、書
き込みを行うことにより主装置のＣＰＵと周辺装置との
間でデータの授受を行うから、主装置のＣＰＵと周辺装
置とのデータの授受の時間が許す限り、幾らでもデータ
量を増加することができ、またアドレス線もデータと制
御データを切替える一本で済むため接続ケーブルの本数
を減らすことができるという効果を奏する。
ができ且つ周辺装置から書き込みができるブロックと、
周辺装置から読み出しができ且つ主装置から書き込みが
できる別のブロックとを持つメモリ部を備え、メモリ部
の同一アドレスに対して連続的にデータの読み出し、書
き込みを行うことにより主装置のＣＰＵと周辺装置との
間でデータの授受を行うから、主装置のＣＰＵと周辺装
置とのデータの授受の時間が許す限り、幾らでもデータ
量を増加することができ、またアドレス線もデータと制
御データを切替える一本で済むため接続ケーブルの本数
を減らすことができるという効果を奏する。
【図面の簡単な説明】
【図１】本発明の一実施例を示す回路ブロック図であ
る。
る。
【図２】本発明の一実施例の動作説明用タイムチャート
である。
である。
【図３】本発明の別の実施例の具体回路図である。
【図４】本発明の別の実施例のデータバスと制御信号の
関係説明図である。
関係説明図である。
【図５】本発明の別の実施例の動作説明用タイムチャー
トである。
トである。
１ 主装置 ２ ＣＰＵ ３ 周辺装置 ４ 接続ケーブル ５ データバス ６ アドレスバス ７ メモリ部 ８ 制御データ部 ９ デコード部 10 制御部
Claims (3)
- 【請求項１】主装置のＣＰＵから読み出しができ且つ周
辺装置の制御部から書き込みができるブロックと、周辺
装置の制御部から読み出しができ且つ主装置のＣＰＵか
ら書き込みができる別のブロックとを持つメモリ部を備
え、メモリ部の同一アドレスに対して連続的にデータの
読み出し、書き込みを行うことにより主装置のＣＰＵと
周辺装置との間でデータの授受を行うことを特徴とする
データバスの制御方式。 - 【請求項２】上記データの読み出し、書き込みは、デー
タとは別のアドレスに設定されたハンドシェイク用の制
御データを読み出し、書き込みすることによって制御す
ることを特徴とする特許請求の範囲第１項記載のデータ
バスの制御方式。 - 【請求項３】上記メモリ部をＦＩＦＯメモリで構成した
ことを特徴とする特許請求の範囲第１項のデータバスの
制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15280091A JP3304107B2 (ja) | 1991-06-25 | 1991-06-25 | データバスの制御方式 |
Applications Claiming Priority (1)
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| JP15280091A JP3304107B2 (ja) | 1991-06-25 | 1991-06-25 | データバスの制御方式 |
Publications (2)
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|---|---|
| JPH052549A JPH052549A (ja) | 1993-01-08 |
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ID=15548432
Family Applications (1)
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|---|---|---|---|
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Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3304107B2 (ja) |
-
1991
- 1991-06-25 JP JP15280091A patent/JP3304107B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH052549A (ja) | 1993-01-08 |
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