JPH06175980A

JPH06175980A - データ交換装置

Info

Publication number: JPH06175980A
Application number: JP32317092A
Authority: JP
Inventors: Kazuhiko Tomatsuri; 和彦戸祭; Yusuke Ushio; 裕介牛尾
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1992-12-02
Filing date: 1992-12-02
Publication date: 1994-06-24

Abstract

(57)【要約】【目的】各々のＣＰＵのプログラムが他方のＣＰＵの
処理を考慮する必要がなく、プログラム作成の容易化、
及びデータ交換の高速化を実現する。【構成】ＣＰＵ１，２間に接続された所要データビッ
ト長を有するＣＰＵ間データ交換用下位８ビット用メモ
リ３、ＣＰＵ間データ交換用上位８ビット用メモリ４
と、ＣＰＵ間データ交換用下位８ビット用メモリ３、Ｃ
ＰＵ間データ交換用上位８ビット用メモリ４とＣＰＵ
１，２との間に設けられたデータを一時的に保持するデ
ータ一時保持用フリップフロップ５，６，７，８と、デ
ータ一時保持用フリップフロップ５，６，７，８とそれ
らの動作順序を制御するシーケンス回路９，１０とを具
備するものである。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、複数のＣＰＵを用い
て１つの目的を実行するようなマルチＣＰＵシステムに
おけるＣＰＵ間のデータ交換装置に関するものである。

【０００２】

【従来の技術】図４は、従来におけるデータ交換回路の
概略構成を示すブロック図であり、図において、１０
１，１０２は８ビットＣＰＵ、１０３はＣＰＵ間データ
交換用８ビットメモリ、１０４はＣＰＵ１０１がＣＰＵ
１０２へ割込み信号を与えるためのシステム出力用フリ
ップフロップ、１０５はＣＰＵ１０２がＣＰＵ１０１へ
割込み信号を与えるためのシステム出力用フリップフロ
ップ、１０６はＣＰＵ１０１の８ビットデータバス、１
０７はＣＰＵ１０２の８ビットデータバス、１０８はＣ
ＰＵ１０２がＣＰＵ１０１に対して割込み処理を要求す
るための割込み信号、１０９はＣＰＵ１０１に対して割
込み処理を要求するための割込み信号である。

【０００３】次に、動作を説明する。ＣＰＵ１０１が１
６ビットデータをＣＰＵ１０２へ送る場合、１回の書込
みサイクルでは８ビット幅でしかＣＰＵ間データ交換用
８ビットメモリ１０３に書込むことができないため、下
位８ビット、上位８ビットを２回の書込みサイクルを使
用して書込む必要がある。このときＣＰＵ１０１，１０
２は非同期に動作しているため、ＣＰＵ１０２がＣＰＵ
間データ交換用８ビットメモリ１０３における同一アド
レスの１６ビットデータを下位８ビット、上位８ビット
の２回の読出しサイクルを使用して読出している可能性
がある。

【０００４】このため、ＣＰＵ１０１の下位８ビット、
上位８ビットの書込みサイクル直前にＣＰＵ１０２の下
位８ビットの読出しサイクルがあり、直後にＣＰＵ１０
２の上位８ビットの読出しサイクルがきたような場合、
ＣＰＵ１０２は１６ビットデータのうち下位８ビットが
ＣＰＵ１０１のデータ更新前の古いデータを、上位８ビ
ットがＣＰＵ１０１のデータ更新後の新しいデータを各
々取り込んだことになる。

【０００５】このような不具合を防止するため、従来か
らＣＰＵ１０１が１６ビットデータをＣＰＵ間データ交
換用８ビットメモリ１０３へ書込む際、ＣＰＵ１０２が
ＣＰＵ間データ交換用８ビットメモリ１０３をアクセス
しないように、ＣＰＵ１０１は割込み信号発生用のシス
テム出力フリップフロップ１０４を使用してＣＰＵ１０
２へ割込み要求を出力し、ＣＰＵ１０２がＣＰＵ間デー
タ交換用８ビットメモリ１０３を読出さないような処理
をしたうえでＣＰＵ間データ交換用８ビットメモリ１０
３へ書込み処理を実行していた。ここでは、ＣＰＵ１０
１がＣＰＵ１０２に対して１６ビットデータを送る場合
について説明したが、ＣＰＵ１０２がＣＰＵ１０１に対
して１６ビットデータを送る場合についても同様であ
る。

【０００６】なお、８ビットデータと１６ビットデータ
とを相互に交換して転送する技術に関しては、特開平４
−１７７５５３号公報の「パラレルビットデータ変換装
置」、実開昭６２−１８７５９号公報の「ＤＭＡ転送装
置」に各々開示されているが、いずれも単にデータ長を
交換して転送するのみであり、８ビット幅でデータの入
出力ができる２つのＣＰＵ間で１６ビット幅のデータを
データ交換用メモリを介して授受する場合などにおいて
発生する上述したような問題点を何ら解決するものでは
ない。

【０００７】その他、この発明に関連する参考技術文献
としては、特開平３−１５２６４４号公報に開示されて
いる「誤出力防止回路」、特開平４−１０１４４号公報
に開示されている「データ転送回路」がある。

【０００８】

【発明が解決しようとする課題】上記に示した従来にお
ける回路では、各々のＣＰＵのプログラムを作成する
際、他方のＣＰＵのプログラム処理を考慮する必要があ
り、プログラムが複雑になりプログラム作成が難しく、
且つ、データ転送に要する割込み要求、割込み要求に対
する応答処理等の前処理、後処理に時間を要するためデ
ータ転送の高速化を阻害するという問題点があった。

【０００９】この発明は、上記のような問題を解決する
ためになされたもので、各々のＣＰＵのプログラムが他
方のＣＰＵの処理を考慮する必要がなく、プログラム作
成の容易化、及びデータ交換の高速化を実現することを
目的とする。

【００１０】

【課題を解決するための手段】この発明に係るデータ交
換装置は、ＣＰＵ間に接続された所要データビット長を
有するデータ交換用記憶手段と、前記データ交換用記憶
手段とＣＰＵとの間に設けられたデータを一時的に保持
するデータ保持手段と、前記データ交換用記憶手段とデ
ータ保持手段の動作順序を制御する制御手段とを具備す
るものである。

【００１１】また、ＣＰＵ間に接続された所要データビ
ット長を有するデータ交換用記憶手段と、前記データ交
換用記憶手段とＣＰＵとの間にデータを一時的に保持す
るデータ保持手段と、前記データ交換用記憶手段とデー
タ保持手段の動作順序を制御する制御手段とを具備し、
一括してＣＰＵの１サイクルで読出し、書込み可能なデ
ータビット長より大きなデータビット長を前記データ交
換用記憶手段より読出すことができ、且つ、データ交換
用記憶手段に書込むことができる。

【００１２】

【作用】この発明において、ＣＰＵが複数の書込みサイ
クルを使用して所要ビット長のデータを転送する際、最
後の書込みサイクルが終了するまでの前書込みサイクル
でのデータは一時的にデータを保持するフリップフロッ
プに記憶しておき、最後の書込みサイクルにて一括して
所要ビット長のデータをＣＰＵ間データ交換用メモリへ
書込む。また、ＣＰＵが複数の読出しサイクルを使用し
て所要ビット長のデータを受領する際、最初の読出しサ
イクルで一括して所要ビット長のデータをＣＰＵ間デー
タ交換用メモリより読出し、次の読出しサイクルでのデ
ータは一時的にデータを保持するフリップフロップに保
持しておき、次の読出しサイクルでは一時的にデータを
保持するフリップフロップよりデータを読出す。これら
の動作により、他方のＣＰＵの動作に関係なく所要ビッ
ト長のデータの転送、受領が可能となる。

【００１３】

【実施例】図１は、この発明に係るデータ交換装置の概
略構成を示すブロック図であり、図１において、１，２
は８ビットＣＰＵ、３は１６ビットデータを交換する
際、下位８ビット分を交換するためのＣＰＵ間データ交
換用下位８ビット用メモリ、４は同様に上位８ビット分
を交換するためのＣＰＵ間データ交換用上位８ビット用
メモリ、５はＣＰＵ１が１６ビットデータをＣＰＵ間デ
ータ交換用下位８ビット用メモリ３、ＣＰＵ間データ交
換用上位８ビット用メモリ４へ転送する際、下位８ビッ
トのデータを一時的に保持するためのデータ一時保持用
フリップフロップ、６はＣＰＵ１が１６ビットデータを
受領しようとした際、ＣＰＵ間データ交換用下位８ビッ
ト用メモリ３、ＣＰＵ間データ交換用上位８ビット用メ
モリ４より読出したデータの上位８ビットのデータを一
時的に保持するためのデータ一時保持用フリップフロッ
プである。

【００１４】また、７はＣＰＵ２が１６ビットデータを
ＣＰＵ間データ交換用下位８ビット用メモリ３、ＣＰＵ
間データ交換用上位８ビット用メモリ４へ転送する際、
下位８ビットのデータを一時的に保持するためのデータ
一時保持用フリップフロップ、８はＣＰＵ２が１６ビッ
トデータを受領しようとした際、ＣＰＵ間データ交換用
下位８ビット用メモリ３、ＣＰＵ間データ交換用上位８
ビット用メモリ４より読出したデータの上位８ビットの
データを一時的に保持するためのデータ一時保持用フリ
ップフロップである。

【００１５】また、９はＣＰＵ１がデータの交換を行う
ため、ＣＰＵ間データ交換用下位８ビット用メモリ３、
ＣＰＵ間データ交換用上位８ビット用メモリ４を使用す
る際、ＣＰＵ間データ交換用下位８ビット用メモリ３、
ＣＰＵ間データ交換用上位８ビット用メモリ４、データ
一時保持用フリップフロップ５、データ一時保持用フリ
ップフロップ６、データバッファ１６（後述する）、デ
ータバッファ１７（後述する）、データバッファ１８
（後述する）、データバッファ１９（後述する）の動作
順序を制御するためのシーケンス回路である。

【００１６】また、１０はＣＰＵ２がデータの交換を行
うため、ＣＰＵ間データ交換用下位８ビット用メモリ
３、ＣＰＵ間データ交換用上位８ビット用メモリ４を使
用する際、ＣＰＵ間データ交換用下位８ビット用メモリ
３、ＣＰＵ間データ交換用上位８ビット用メモリ４、デ
ータ一時保持用フリップフロップ７、データ一時保持用
フリップフロップ８、データバッファ３６（後述す
る）、データバッファ３７（後述する）、データバッフ
ァ３８（後述する）、データバッファ３９（後述する）
の動作順序を制御するためのシーケンス回路である。

【００１７】また、１１はＣＰＵ１に接続されている８
ビットのデータバス、１２はＣＰＵ間データ交換用下位
８ビット用メモリ３に接続されているＣＰＵ１側の８ビ
ットのデータバス、１３はデータ一時保持用フリップフ
ロップ５より出力される８ビットのデータバス、１４は
ＣＰＵ間データ交換用上位８ビット用メモリ４に接続さ
れているＣＰＵ１側の８ビットのデータバス、１５はデ
ータ一時保持用フリップフロップ６より出力される８ビ
ットのデータバスである。

【００１８】また、１６はデータバス１２のデータをデ
ータバス１１へ必要なときのみ出力するためのデータバ
ッファ、１７はデータ一時保持用フリップフロップ５よ
り出力される一時的に保持したデータをデータバス１２
へ必要なときのみ出力するためのデータバッファ、１８
はデータバス１１のデータをデータバス１４へ必要なと
きのみ出力するためのデータバッファ、１９はデータ一
時保持用フリップフロップ６より出力される一時的に保
持したデータをデータバス１１へ必要なときのみ出力す
るためのデータバッファである。

【００１９】また、２０はＣＰＵ１が下位８ビット或い
は上位８ビットをアクセスしているか否かを示す制御信
号であり、本実施例ではアドレス信号の最下位ビットで
ある。２１はＣＰＵ１が読出しを行っていることを示す
信号、２２はＣＰＵ１が書込みを行っていることを示す
信号、２３はデータバッファ１９にデータを出力するこ
とを許可する信号、２４はデータ一時保持用フリップフ
ロップ５にデータラッチを指令する信号、２５はデータ
バッファ１６にデータを出力することを許可する信号、
２６はデータバッファ１８を出力することを許可する信
号、２７はデータバッファ１７を出力することを許可す
る信号である。

【００２０】また、２８はデータ一時保持用フリップフ
ロップ６にデータラッチを指令する信号、２９はＣＰＵ
間データ交換用下位８ビット用メモリ３、ＣＰＵ間デー
タ交換用上位８ビット用メモリ４へのＣＰＵ１側の書込
み指令信号、３０はＣＰＵ間データ交換用下位８ビット
用メモリ３、ＣＰＵ間データ交換用上位８ビット用メモ
リ４へのＣＰＵ１側の読出し指令信号、２０ａはＣＰＵ
間データ交換用下位８ビット用メモリ３、ＣＰＵ間デー
タ交換用上位８ビット用メモリ４へのＣＰＵ１より出力
されたアドレスの最下位ビット以外のアドレスである。

【００２１】また、３１はＣＰＵ２に接続されている８
ビットのデータバス、３２はＣＰＵ間データ交換用下位
８ビット用メモリ３に接続されているＣＰＵ２側の８ビ
ットのデータバス、３３はデータ一時保持用フリップフ
ロップ７より出力される８ビットのデータバス、３４は
ＣＰＵ間データ交換用上位８ビット用メモリ４に接続さ
れているＣＰＵ２側の８ビットのデータバス、３５はデ
ータ一時保持用フリップフロップ８より出力される８ビ
ットのデータバスである。

【００２２】また、３６はデータバス３２のデータをデ
ータバス３１へ必要なときのみ出力するためのデータバ
ッファ、３７はデータ一時保持用フリップフロップ７よ
り出力される一時的に保持したデータをデータバス３２
へ必要なときのみ出力するためのデータバッファ、３８
はデータバス３１のデータをデータバス３４へ必要なと
きのみ出力するためのデータバッファ、３９はデータ一
時保持用フリップフロップ８より出力される一時的に保
持したデータをデータバス３１へ必要なときのみ出力す
るためのデータバッファである。

【００２３】また、４０はＣＰＵ２が下位８ビット或い
は上位８ビットをアクセスしているか否かを示す制御信
号であり、本実施例ではアドレス信号の最下位ビットで
ある。４１はＣＰＵ２が読出しを行っていることを示す
信号、４２はＣＰＵ２が書込みを行っていることを示す
信号、４３はデータバッファ３９にデータを出力するこ
とを許可する信号、４４はデータ一時保持用フリップフ
ロップ７にデータラッチを指令する信号、４５はデータ
バッファ３６にデータを出力することを許可する信号、
４６はデータバッファ３８を出力することを許可する信
号、４７はデータバッファ３７を出力することを許可す
る信号である。

【００２４】また、４８はデータ一時保持用フリップフ
ロップ８にデータラッチを指令する信号、４９はＣＰＵ
間データ交換用下位８ビット用メモリ３、ＣＰＵ間デー
タ交換用上位８ビット用メモリ４へのＣＰＵ２側の書込
み指令信号、５０はＣＰＵ間データ交換用下位８ビット
用メモリ３、ＣＰＵ間データ交換用上位８ビット用メモ
リ４へのＣＰＵ２側の読出し指令信号、４０ａはＣＰＵ
間データ交換用下位８ビット用メモリ３、ＣＰＵ間デー
タ交換用上位８ビット用メモリ４へのＣＰＵ２より出力
されたアドレスの最下位ビット以外のアドレスである。

【００２５】図２，図３は、この発明に係るデータ交換
装置の動作を示すタイミングチャートである。図２にお
いて、横軸は時間、縦軸は各部分の動作を示す。図中同
一符号は図１と同一のものを示す。斜線は不定を示し、
ＣＰＵ１が１６ビットデータを転送、受領する際におけ
る各部分の動作順序を示す。図３において、横軸は時
間、縦軸は各部分の動作を示す。図中同一符号は図１と
同一のものを示す。斜線は不定を示し、ＣＰＵ２が１６
ビットデータを転送、受領する際における各部分の動作
順序を示す。

【００２６】次に、動作について説明する。８ビットＣ
ＰＵ１が１６ビットデータをＣＰＵ２へ送る場合の動作
を例にとって説明すると、ＣＰＵ１は２回の書込みサイ
クルを使用して１６ビットデータを転送するが、下位８
ビットのデータを書込むサイクルでは図１に示したデー
タ保持用フリップフロップ５にデータの書込みが行われ
るだけで、ＣＰＵ間データ交換用下位８ビット用メモリ
３、ＣＰＵ間データ交換用上位８ビット用メモリ４への
書込みは行わない。

【００２７】次に、上位８ビットデータを書込むサイク
ルでは、図１に示したデータバッファ１８を通してＣＰ
Ｕ１からのデータはＣＰＵ間データ交換用上位８ビット
用メモリ４へ上位８ビットのデータが供給され、下位８
ビットのデータについてはデータバッファ１７を通して
ＣＰＵ間データ交換用下位８ビット用メモリ３へ供給さ
れ、また、ＣＰＵ間データ交換用下位８ビット用メモリ
３、ＣＰＵ間データ交換用上位８ビット用メモリ４へ書
込み指令が送られる。このことにより、ＣＰＵ間データ
交換用下位８ビット用メモリ３、ＣＰＵ間データ交換用
上位８ビット用メモリ４へは１６ビットのデータが一括
して書込まれる。

【００２８】次に、８ビットＣＰＵ１が１６ビットデー
タをＣＰＵ２より受領する場合の動作を例にとって説明
すると、ＣＰＵ１は２回の読出しサイクルを使用して１
６ビットデータを受領するが、下位８ビットのデータを
読出すサイクルではＣＰＵ間データ交換用下位８ビット
用メモリ３、ＣＰＵ間データ交換用上位８ビット用メモ
リ４へ読出し指令が送られ、ＣＰＵ間データ交換用下位
８ビット用メモリ３、ＣＰＵ間データ交換用上位８ビッ
ト用メモリ４より１６ビットのデータが一括して読出さ
れる。

【００２９】下位８ビットのデータについては、データ
バッファ１６を通してＣＰＵ１へデータが送られ、ＣＰ
Ｕ１にデータが取り込まれる。上位８ビットのデータに
ついてはデータ一時保持用フリップフロップ６に書込み
が行われる。次の上位８ビットの読出しサイクルでは、
ＣＰＵ間データ交換用下位８ビット用メモリ３、ＣＰＵ
間データ交換用上位８ビット用メモリ４よりの読出しは
行われず、データバッファ１９を通して先のサイクルで
データ一時保持用フリップフロップ６で保持されていた
上位８ビットのデータがＣＰＵ１へ送られ、読み取られ
る。

【００３０】以上説明してきたことをタイミングチャー
トにより示すと図２に示すようになる。ＣＰＵ２の１６
ビットデータの転送、受領についても同様の動作を行
う。その動作タイミングを図３に示す。

【００３１】以上説明してきたように、ＣＰＵ間データ
交換用下位８ビット用メモリ３、ＣＰＵ間データ交換用
上位８ビット用メモリ４のデータ幅を１６ビットデータ
長とし、メモリへの読出し、書込みを一括して行うこと
により、従来において問題となった下位８ビット、上位
８ビットの読出し或いは書込みの時間差分に起因するデ
ータの取り込み誤りを防止することができ、ＣＰＵ１，
２は特別なソフトウエア処理を行わず、単に２回の読出
し、書込みサイクルを行うだけで１６ビットデータの転
送、受領が可能となる。

【００３２】上記実施例では８ビットＣＰＵが１６ビッ
トデータを交換する場合を例にとって説明したが、１６
ビットＣＰＵが３２ビットデータを交換する際について
も同様である。また、上記実施例にあっては、８ビット
ＣＰＵが２サイクルを使用して１６ビットデータを交換
する例について説明したが、８ビットＣＰＵが４サイク
ルを使用して３２ビットデータを交換するような用途に
ついても、最後のサイクルでデータ交換用メモリに一括
書込み、最初のサイクルでデータ交換用メモリより一括
読出しするようにすればよい。

【００３３】

【発明の効果】以上のように、この発明によれば、ＣＰ
Ｕが複数の書込みサイクルを使用して所要ビット長のデ
ータを転送する際は、最後の書込みサイクルが終了する
までの前書込みサイクルでのデータは一時的にデータを
保持するフリップフロップに記憶しておき、最後の書込
みサイクルにて一括して所要ビット長のデータをＣＰＵ
間データ交換用メモリへ書込み、また、ＣＰＵが複数の
読出しサイクルを使用して所要ビット長のデータを受領
する際は、最初の読出しサイクルで一括して所要ビット
長のデータをＣＰＵ間データ交換用メモリより読出し、
次の読出しサイクルでのデータは一時的にデータを保持
するフリップフロップに保持しておき、次の読出しサイ
クルでは一時的にデータを保持するフリップフロップよ
りデータを読出すため、他方のＣＰＵの動作に関係なく
いつでもデータの書込み、読出しが実行でき、余分なプ
ログラム処理が不要となり、プログラム作成の容易化、
データ交換の高速化を実現することができる。

【図面の簡単な説明】

【図１】この発明によるデータ交換装置の概略構成を示
すブロック図である。

【図２】この発明によるデータ交換装置の動作を示すタ
イミングチャートである。

【図３】この発明によるデータ交換装置の動作を示すタ
イミングチャートである。

【図４】従来におけるデータ交換回路の概略構成を示す
ブロック図である。

【符号の説明】

１ＣＰＵ２ＣＰＵ３ＣＰＵ間データ交換用下位８ビット用メモリ４ＣＰＵ間データ交換用上位８ビット用メモリ５フリップフロップ６フリップフロップ７フリップフロップ８フリップフロップ９シーケンス回路１０シーケンス回路

Claims

【特許請求の範囲】

【請求項１】ＣＰＵ間に接続された所要データビット
長を有するデータ交換用記憶手段と、前記データ交換用
記憶手段とＣＰＵとの間に設けられたデータを一時的に
保持するデータ保持手段と、前記データ交換用記憶手段
とデータ保持手段の動作順序を制御する制御手段とを具
備することを特徴とするデータ交換装置。
【請求項２】ＣＰＵ間に接続された所要データビット
長を有するデータ交換用記憶手段と、前記データ交換用
記憶手段とＣＰＵとの間にデータを一時的に保持するデ
ータ保持手段と、前記データ交換用記憶手段とデータ保
持手段の動作順序を制御する制御手段とを具備し、一括
してＣＰＵの１サイクルで読出し、書込み可能なデータ
ビット長より大きなデータビット長を前記データ交換用
記憶手段より読出すことができ、且つ、データ交換用記
憶手段に書込むことができることを特徴とするデータ交
換装置。