JPS63126057A - デ−タ転送方式 - Google Patents
デ−タ転送方式Info
- Publication number
- JPS63126057A JPS63126057A JP27123486A JP27123486A JPS63126057A JP S63126057 A JPS63126057 A JP S63126057A JP 27123486 A JP27123486 A JP 27123486A JP 27123486 A JP27123486 A JP 27123486A JP S63126057 A JPS63126057 A JP S63126057A
- Authority
- JP
- Japan
- Prior art keywords
- data
- bus
- address
- buses
- data transfer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 239000008186 active pharmaceutical agent Substances 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
Landscapes
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明は、２つのバスに接続されたデータ転送システム
におけるデータ転装方式に関し、特に、両バス間のデー
タ転送を高速に行うことができるデータ転送方式に関す
る。
におけるデータ転装方式に関し、特に、両バス間のデー
タ転送を高速に行うことができるデータ転送方式に関す
る。
従来技術
２つのバスに接続されたデータ転送システムにおいて、
一方のバスから他方のバスへデータを転送する場合、Ｄ
ＭＡ：ＪＲ子を用いるが、あるいは、中央処理装置（以
下ＣＰＵと略す）が、一方のバス６を介して読み取った
データを保持し、次に、他方のバスを介して書き込むと
いう２サイクルを要する方法がある。
一方のバスから他方のバスへデータを転送する場合、Ｄ
ＭＡ：ＪＲ子を用いるが、あるいは、中央処理装置（以
下ＣＰＵと略す）が、一方のバス６を介して読み取った
データを保持し、次に、他方のバスを介して書き込むと
いう２サイクルを要する方法がある。
しかし、これらの技術では、ＤＭＡ素子を用いた場合、
１サイクルでデータ転送を行うことが可能であるが、ハ
ード構成が増すという問題があり、また、一方のバスを
介して読み取ったデータを保持し、他方のバスをバスを
介して書き込む場合は、データ転送を高速化することが
廻しいという問題があった。
１サイクルでデータ転送を行うことが可能であるが、ハ
ード構成が増すという問題があり、また、一方のバスを
介して読み取ったデータを保持し、他方のバスをバスを
介して書き込む場合は、データ転送を高速化することが
廻しいという問題があった。
目 的
本発明の目的は、このような問題点を改菩し、２つのバ
スに接続されたデータ転送システムにおいて、データを
一方のバスから他方のバスへ高速に転送することが可能
なデータ転送方式を提供することにある。
スに接続されたデータ転送システムにおいて、データを
一方のバスから他方のバスへ高速に転送することが可能
なデータ転送方式を提供することにある。
構 成
上記目的を達成するため、本発明のデータ転送方式は、
ＣＰＵ、異なる２つのバスのインタフェース、インタフ
ェース・コントローラ、および、それらのバスにより、
データを転送する際のアドレスを保持するアドレス・ラ
ッチを備え、異なる２つのバスに接続されたデータ転送
システムにおいて、上記両バス間でデータ転送を行うモ
ードと、通常のデータ転送のモードとを切り換えるフリ
ップ・フロップ（以下Ｆ／Ｆと略す）を備え、上記ＣＰ
Ｕが、両バスの一方を介してリードしたデータを、他方
のバスを介してライトする場合、ＣＰＵは、予め、上記
アドレス・ラッチに、他方のバス側のライト・アドレス
を保持し、Ｆ／Ｆにより、両バス間モードに切り換え、
そのリード・データを、予め保持したライト・アドレス
に従い、そのＣＰＵのリード・サイクルで自動的にライ
トすることに特徴がある。
ＣＰＵ、異なる２つのバスのインタフェース、インタフ
ェース・コントローラ、および、それらのバスにより、
データを転送する際のアドレスを保持するアドレス・ラ
ッチを備え、異なる２つのバスに接続されたデータ転送
システムにおいて、上記両バス間でデータ転送を行うモ
ードと、通常のデータ転送のモードとを切り換えるフリ
ップ・フロップ（以下Ｆ／Ｆと略す）を備え、上記ＣＰ
Ｕが、両バスの一方を介してリードしたデータを、他方
のバスを介してライトする場合、ＣＰＵは、予め、上記
アドレス・ラッチに、他方のバス側のライト・アドレス
を保持し、Ｆ／Ｆにより、両バス間モードに切り換え、
そのリード・データを、予め保持したライト・アドレス
に従い、そのＣＰＵのリード・サイクルで自動的にライ
トすることに特徴がある。
第１図は１本発明の一実施例におけるデータ転送システ
ムの構成図、第２図は本発明の一実施例における各種信
号のタイムチャート、第３図は本発明の一実施例におけ
るＶＭＥバスからＶＭＸバスへのデータ転送フローチャ
ートである。
ムの構成図、第２図は本発明の一実施例における各種信
号のタイムチャート、第３図は本発明の一実施例におけ
るＶＭＥバスからＶＭＸバスへのデータ転送フローチャ
ートである。
本実施例のデータ転送システムは、第１図のように、Ｃ
ＰＵＩ、ＶＭＥバス・：Ｉントローラ（ＶＭＥＢＵＳ
ＣＴＬ）５．データ・バッファ（Ｄ Ａ Ｔ ＡＢＵ
Ｆ）７，８．アドレス・バッファ（ＡＤＲＢＵＦ）１１
，１２．データ・ラッチ（Ｄ Ａ Ｔ ＡＬＡＴＣＨ）
９，１０．アドレス・ラッチ（Ａ Ｄ ＲＬＡＴＣＨ）
１３，１４． トランシーバ（ＴＲ）４、ＶＭＸバス”
：ｌントローラ（ＶＭＸ ＢＵＳＣＴＬ）６．フリッ
プ・プロップＣＦ／Ｆ）Ａ２゜およびフリップ・フロッ
プ（Ｆ／Ｆ）Ｂ３を備え、ＶＭＥバＸ（ＶＭＥ ＢＵ
Ｓ）１５．およびＶＭＸバス（ＶＭＸ ＢＵＳ）１６
に接続される。また。
ＰＵＩ、ＶＭＥバス・：Ｉントローラ（ＶＭＥＢＵＳ
ＣＴＬ）５．データ・バッファ（Ｄ Ａ Ｔ ＡＢＵ
Ｆ）７，８．アドレス・バッファ（ＡＤＲＢＵＦ）１１
，１２．データ・ラッチ（Ｄ Ａ Ｔ ＡＬＡＴＣＨ）
９，１０．アドレス・ラッチ（Ａ Ｄ ＲＬＡＴＣＨ）
１３，１４． トランシーバ（ＴＲ）４、ＶＭＸバス”
：ｌントローラ（ＶＭＸ ＢＵＳＣＴＬ）６．フリッ
プ・プロップＣＦ／Ｆ）Ａ２゜およびフリップ・フロッ
プ（Ｆ／Ｆ）Ｂ３を備え、ＶＭＥバＸ（ＶＭＥ ＢＵ
Ｓ）１５．およびＶＭＸバス（ＶＭＸ ＢＵＳ）１６
に接続される。また。
ＣＰＵＩとトランシーバ４とは、ローカルＤバス（ＬＯ
ＣＡＬ Ｄバス）により接続され、トランシーバ４と
データ・ラッチ９，１０とは、シェアド・バス（Ｓ
ＢＵＳ）により、接続される。さらに、ＶＭＥバス１５
．およびＶＭＸバス１６を介してメモリ１７．およびメ
モリ１８が、それぞれ接続される。
ＣＡＬ Ｄバス）により接続され、トランシーバ４と
データ・ラッチ９，１０とは、シェアド・バス（Ｓ
ＢＵＳ）により、接続される。さらに、ＶＭＥバス１５
．およびＶＭＸバス１６を介してメモリ１７．およびメ
モリ１８が、それぞれ接続される。
両アドレス・ラッチ１３，１４は、ＣＰＵＩからアクセ
ス先のアドレスを受けて保持する。
ス先のアドレスを受けて保持する。
ＶＭＥバス・コントローラ５．およびＶＭＸバス・コン
トローラ６には、ＣＰＵＩからのコントロール信号（Ｃ
ＰＵ ＣＴＬ）と１両バス間の特殊な転送であること
を示すＦ／ＦＡ２．およびＦ／ＦＢ３からの信号が入力
される。また、両バス・コントローラ５，６は、シーケ
ンシャル・アクセスの機能を有し１両バス間の特殊なデ
ータ転送はシーケンシャル・アクセスにより、実行され
る。
トローラ６には、ＣＰＵＩからのコントロール信号（Ｃ
ＰＵ ＣＴＬ）と１両バス間の特殊な転送であること
を示すＦ／ＦＡ２．およびＦ／ＦＢ３からの信号が入力
される。また、両バス・コントローラ５，６は、シーケ
ンシャル・アクセスの機能を有し１両バス間の特殊なデ
ータ転送はシーケンシャル・アクセスにより、実行され
る。
なお、シーケンシャル・モードのアクセスでは、スレー
ブとなるメモリが最初のアドレスをラッチすると、スレ
ーブ何で自動的にカウントするため、ｃｐｕｔはアドレ
スを更新する必要がない。
ブとなるメモリが最初のアドレスをラッチすると、スレ
ーブ何で自動的にカウントするため、ｃｐｕｔはアドレ
スを更新する必要がない。
例えば、ＶＭＥバス１５側のメモリ１７からリードした
データを、ＶＭＸバス１６側のメモリ１８にライトする
場合、第２図、および第３［１ｉｉ１のように、まず、
ＣＰＵＩは、アドレス・ストローブ信号（ＡＳ）を出力
し、ＶＭＸバス１６側のアドレス・ラッチ１４に、予め
書き込み先のアドレスをラッチしく３０１）、Ｆ／ＦＢ
３をセットして（３０２）、ＶＭＥバス１５側からＶＭ
Ｘバス１６（ＩＩＩへの特殊なデータ転送であることを
、信号によりＶＭＸバス・コントローラ６に示す（３０
３）。
データを、ＶＭＸバス１６側のメモリ１８にライトする
場合、第２図、および第３［１ｉｉ１のように、まず、
ＣＰＵＩは、アドレス・ストローブ信号（ＡＳ）を出力
し、ＶＭＸバス１６側のアドレス・ラッチ１４に、予め
書き込み先のアドレスをラッチしく３０１）、Ｆ／ＦＢ
３をセットして（３０２）、ＶＭＥバス１５側からＶＭ
Ｘバス１６（ＩＩＩへの特殊なデータ転送であることを
、信号によりＶＭＸバス・コントローラ６に示す（３０
３）。
こうして、ｃＰＵｌは、ＶＭＥバス１５を介してデータ
のリードを開始しく３０４）、同時に、次のアドレスを
リードする（３０６）。
のリードを開始しく３０４）、同時に、次のアドレスを
リードする（３０６）。
このとき、ＶＭＥバス１５からのアクノリッジ信号（Ａ
ｃＫ）４：よ！Ｊ（３０５）、ＶＭＥバス１５を介して
リードしたデータを、ＶＭＸバス１６側のデータ・ラッ
チ８にラッチしく３０７）、ＶＭＸバス１６のデータ・
ストローブ信号（ＤＳ）をアクティブにする（３０８）
。
ｃＫ）４：よ！Ｊ（３０５）、ＶＭＥバス１５を介して
リードしたデータを、ＶＭＸバス１６側のデータ・ラッ
チ８にラッチしく３０７）、ＶＭＸバス１６のデータ・
ストローブ信号（ＤＳ）をアクティブにする（３０８）
。
こうして、ＣＰＵＩが次のアドレスをリードする間に、
ＶＭＥバス１５側のメモリ１７からリードしたデータを
、予め、ＶＭＸバス１６側のアドレス・ラッチに保持さ
れたアドレスに従い、自動的に、ＶＭＸバス１６側のメ
モリ１８にライトしく３０９）、ＶＭＸバス１６からア
クノリッジ信号（ＡＣＫ）が送られる（３１０）。
ＶＭＥバス１５側のメモリ１７からリードしたデータを
、予め、ＶＭＸバス１６側のアドレス・ラッチに保持さ
れたアドレスに従い、自動的に、ＶＭＸバス１６側のメ
モリ１８にライトしく３０９）、ＶＭＸバス１６からア
クノリッジ信号（ＡＣＫ）が送られる（３１０）。
なお、この場合、シーケンシャル・アクセスであるため
、ＣＰＵＬはＶＭＸバス１６のアドレスを更新する必要
がない。
、ＣＰＵＬはＶＭＸバス１６のアドレスを更新する必要
がない。
このように、ＶＭＥバス１５側からＶＭＸバス１６（ｌ
！Ｉへのデータ転送を、ＶＭＥパス１５のリード動作の
みで実行することができるため、ＣＰＵ１による疑似Ｄ
）ｖＩ Ａ転送を行うごとにより、データ転送時間を
高速にすることが可能である。
！Ｉへのデータ転送を、ＶＭＥパス１５のリード動作の
みで実行することができるため、ＣＰＵ１による疑似Ｄ
）ｖＩ Ａ転送を行うごとにより、データ転送時間を
高速にすることが可能である。
さらに、ＣＰＵＩにデータ・チェック機能を加えること
により、ＶＭＥバス１５からＶＭＸバス１６へのデータ
転送中に、併行して、その転送データの内容をチェック
することも可能である。
により、ＶＭＥバス１５からＶＭＸバス１６へのデータ
転送中に、併行して、その転送データの内容をチェック
することも可能である。
効 果
本発明によれば、２つのバスに接続されたＣＰＵボード
において、両バス間のデータ転送を、ＣＰＵのリード動
作のみで高速に行うことが可能である。このため、ＤＭ
Ａ素子が有する機能を、ＣＰＵが代って行うことができ
る。
において、両バス間のデータ転送を、ＣＰＵのリード動
作のみで高速に行うことが可能である。このため、ＤＭ
Ａ素子が有する機能を、ＣＰＵが代って行うことができ
る。
第１図は本発明の一実施例におけるデータ転送システム
の構成図、第２図は本発明の一実施例における各種信号
のタイミングチャート、第３図は本発明の一実施例にお
けるＶＭＥバスからＶＭＸバスへのデータ転送フローチ
ャートである。 １；中央処理装置（ＣＰ Ｕ）、 ２ ：フリップ・プ
ロップ（Ｆ／Ｆ’）Ａ、３ ：フリップ・フロップ（Ｆ
／Ｆ）Ｂ、４ ： トランシーバ（ＴＲ）、５ ： Ｖ
ＭＥバＸ−）ントローラ（ＶＭＥ ＢＵＳ ＣＴＬ
）、６：ＶＭＸバス・コントローラ（ＶＭＸ Ｂｕｓ
ＣＴＬ）。 ７．８：データ・バッファ（ＤＡＴＡ ＢＵＦ）。 ９．１０ ：データ・ラッチ（ＤＡＴＡ Ｌ、ＡＴＣ
Ｈ）。 ＋１，１２ニアドレス・バッファ（ＡＤＲＢＵＦ）。 １３．１４ ニアドレス・ラッチ（Ａ Ｄ ＲＬ Ａ
Ｔ ＣＨ）。 １５ ： ＶＭＥバス（ＶＭＥ ＢＵＳ）、１６：Ｖ
Ｍｘバ；２．（ＶＭＸ ＢＵＳ）、＋ ７．１８ ：
メモリ、ＣＰＵＣＴＬ ： ＣＰＵからのコントロー
ル信号、Ａｓニアドレス・ストローブ信号、ＡＣＫニア
クツリッジ信号、ＤＳ：データ・ストローブ信号。
の構成図、第２図は本発明の一実施例における各種信号
のタイミングチャート、第３図は本発明の一実施例にお
けるＶＭＥバスからＶＭＸバスへのデータ転送フローチ
ャートである。 １；中央処理装置（ＣＰ Ｕ）、 ２ ：フリップ・プ
ロップ（Ｆ／Ｆ’）Ａ、３ ：フリップ・フロップ（Ｆ
／Ｆ）Ｂ、４ ： トランシーバ（ＴＲ）、５ ： Ｖ
ＭＥバＸ−）ントローラ（ＶＭＥ ＢＵＳ ＣＴＬ
）、６：ＶＭＸバス・コントローラ（ＶＭＸ Ｂｕｓ
ＣＴＬ）。 ７．８：データ・バッファ（ＤＡＴＡ ＢＵＦ）。 ９．１０ ：データ・ラッチ（ＤＡＴＡ Ｌ、ＡＴＣ
Ｈ）。 ＋１，１２ニアドレス・バッファ（ＡＤＲＢＵＦ）。 １３．１４ ニアドレス・ラッチ（Ａ Ｄ ＲＬ Ａ
Ｔ ＣＨ）。 １５ ： ＶＭＥバス（ＶＭＥ ＢＵＳ）、１６：Ｖ
Ｍｘバ；２．（ＶＭＸ ＢＵＳ）、＋ ７．１８ ：
メモリ、ＣＰＵＣＴＬ ： ＣＰＵからのコントロー
ル信号、Ａｓニアドレス・ストローブ信号、ＡＣＫニア
クツリッジ信号、ＤＳ：データ・ストローブ信号。
Claims (1)
- １、中央処理装置、異なる２つのバスのインタフェース
、インタフェース・コントローラ、および、該バスによ
り、データを転送する際のアドレスを保持するアドレス
・ラッチを備え、具なる２つのバスに接続されたデータ
転送システムにおいて、上記両バス間でデータ転送を行
うモードと、通常のデータ転送のモードとを切り換える
手段を備え、上記中央処理装置が、該両バスの一方を介
してリードしたデータを、該両バスの他方を介してライ
トする場合、該中央処理装置は、予め、上記アドレス・
ラッチに該他方のバス側のライト・アドレスを保持し、
該切り換え手段により、該両バス間モードに切り換え、
該一方のバスを介してリードしたデータを、予め保持し
た該ライト・アドレスに従い、該中央処理装置のリード
・サイクルで自動的にライトすることを特徴とするデー
タ転送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27123486A JPS63126057A (ja) | 1986-11-14 | 1986-11-14 | デ−タ転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27123486A JPS63126057A (ja) | 1986-11-14 | 1986-11-14 | デ−タ転送方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63126057A true JPS63126057A (ja) | 1988-05-30 |
Family
ID=17497224
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27123486A Pending JPS63126057A (ja) | 1986-11-14 | 1986-11-14 | デ−タ転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63126057A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05309299A (ja) * | 1992-05-08 | 1993-11-22 | Kikuo Onodera | 塗装ガン用塗布具 |
-
1986
- 1986-11-14 JP JP27123486A patent/JPS63126057A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05309299A (ja) * | 1992-05-08 | 1993-11-22 | Kikuo Onodera | 塗装ガン用塗布具 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4979097A (en) | Method and apparatus for interconnecting busses in a multibus computer system | |
| EP0283628A3 (en) | Bus interface circuit for digital data processor | |
| US5426737A (en) | Direct memory access for data transfer within an I/O device | |
| JPS5925254B2 (ja) | デイジタル・デ−タ処理装置 | |
| JPS63126057A (ja) | デ−タ転送方式 | |
| JP2505878B2 (ja) | マルチバスシステム | |
| KR100362061B1 (ko) | 로칼 버스 제어 장치 | |
| JP2565916B2 (ja) | メモリアクセス制御装置 | |
| JP2628311B2 (ja) | マイクロコンピュータ | |
| EP0439594B1 (en) | Device for interfacing a main processor bus connected to a main processor to a peripheral bus having a number of peripheral devices connected thereto | |
| JPS6269348A (ja) | デ−タ転送装置 | |
| JP2574821B2 (ja) | ダイレクトメモリアクセス・コントローラ | |
| JPS6347867A (ja) | デユアルｃｐｕ間通信方式 | |
| JPS619747A (ja) | バス制御装置 | |
| JPH02211571A (ja) | 情報処理装置 | |
| JPH06175980A (ja) | データ交換装置 | |
| JPH0551931B2 (ja) | ||
| JPS62262170A (ja) | デ−タ転送方式 | |
| JPS62127962A (ja) | マイクロコンピユ−タ | |
| JPS61286956A (ja) | デ−タ処理装置 | |
| JPS58203540A (ja) | デ−タ転送装置 | |
| JPH0553976A (ja) | コンピユータ間パラレルデータ転送方法及びバスアダプタ | |
| JPS61267852A (ja) | デ−タ・バス変換方式 | |
| JPS6373457A (ja) | スレ−ブプロセサ | |
| JPS6215903B2 (ja) |