JPS5925254B2 - デイジタル・デ−タ処理装置 - Google Patents

デイジタル・デ−タ処理装置

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JPS5925254B2
JPS5925254B2 JP53028785A JP2878578A JPS5925254B2 JP S5925254 B2 JPS5925254 B2 JP S5925254B2 JP 53028785 A JP53028785 A JP 53028785A JP 2878578 A JP2878578 A JP 2878578A JP S5925254 B2 JPS5925254 B2 JP S5925254B2
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30003—Arrangements for executing specific machine instructions
    • G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
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Description

【発明の詳細な説明】 この発明はディジタル・データ処理装置、更に具体的に
言えば、貯蔵装置の改良されたアドレス手段に関する。
物理的に小型のマイクロ処理装置は、データ処理端末装
置やその他の電子装置でも、プログラム可能な機能（こ
れは「インテリジエンス」と呼ばれることがある）を持
たせる為に、次第にその需要が増えて来た。
この機能を持つ処理装置は、従来の計算機を単に小規模
にして動作を遅くしたものと考えてはならない。或る点
では、マイクロ処理装置は速度並びに能力の点で従来の
ものを凌ぐことさえある。この種の１つの分野は、デー
タ・ワードのブロックを貯蔵装置との間で転送すること
に関する。マイクロ処理装置の現在の多くの用途並びに
将来の用途では、例えば入力バッファから出力バツフア
ヘと、貯蔵されている隣合つた多数のワードを移す様な
動作、並びに異なる貯蔵区域にあるブロックの対応する
データ・ワードに対して演算又は論理操作を行なう様な
動作で、融通性並びに効率の両方が要求される。従来の
形式の処理装置でも、こういう点が考慮されていたが、
その対策は断片的で特定の特別な問題に向けられたもの
であり、統一した方式には殆んど関心がなかつた。この
発明はマイクロ処理装置の貯蔵装置のアドレスの問題に
対し、こういう処理装置に頻繁に要求される様な種頽の
アドレス動作を行なう場合に融通性を持たせると共に効
率をよくする一貫した方式を提供する。
更に、この方式が一貫したものである為、使う装置は、
その実施の観点からみても簡単で低廉である。最初に、
多数のレジスタと他の動作装置とを相互接続する内部デ
ータ母線を持つマイクロ処理装置を考える。
普通の形式の制御信号が、普通のタイミング及び命令解
読回路の全体的な制御の下に、このデータ母線に沿つた
転送を調整する。解読器の命令の組の中に「記憶装置制
御命令」（ＭＣ）がある。これはアドレスし得る貯蔵装
置とマイク口処理装置のデータ母線に結合された貯蔵装
置データ・レジスタ（ＳＤＲ）との間で、一方又は両方
の方向に、１つ又は更に多くのデータ・ワードを転送す
ると共に、転送に使われる１つ又は更に多くの貯蔵装置
アドレス・レジスタ（ＳＡＲ）を変更する（例えば増数
並びに／又は減数する）効果を持つ。この様な全ての動
作が、貯蔵装置制御装置に貯蔵されている制御ワードに
よつて特定される。この装置はＳＤＲ及びＳＡＲと同じ
様に、マイクロ処理装置のデータ母線に接続されており
、この為他のあらゆるレジスタと同様にロード並びに読
出しが出来る。制御ワードが一般的なものであつて、そ
れが特定し得る動作が互いに独立しているので、マイク
ロ処理装置が役に立つ用途に、新しい道が開ける。第１
図には、種々のレジスタ並びにその他の動作装置に結合
された共通の内部データ母線の周りに構成されたデイジ
タル・データ処理装置が示されている。
説明の便宜上、この処理装置は先ず１つ或いは更に多く
の貯蔵装置１００とマイクロ処理装置２００とに分割す
ることが出来る。
普通の様に、貯蔵装置１００は多数のアドレスし得る位
置を持ち、アドレス母線１１０の信号によつてそれらを
個別にアクセスすることが出来る。その時、貯蔵装置デ
ータ母線１２０を介してアドレスされた位置へ又はその
位置からデータが転送される。貯蔵装置制御母線１３０
が貯蔵装置１００及びマイク口処理装置２００を同期さ
せ、その動作を制御する。簡単に言うと、貯蔵装置のこ
とごとくの動作は「ビツト要請」（ＢＩＴＲＥＱ）線１
３１から始まる。これが、マイクロ処理装置２００が１
サイクルを要請していることを貯蔵装置１００に知らせ
る。（要請線１３２及び１３３は、同じ貯蔵装置１００
に接続することが出来る動作装置（図に示してない）に
対して同じ作用をする。）貯蔵装置１００が「装置選択
」信号（ＤＥＶＳＥＬ）線１３４で応答する（線１３５
及び１３６は前述の他の装置を選択する）。貯蔵装置動
作が選択されると、線１３７の「記憶装置要請」信号（
ＭＥＭＲＥＱ）が貯蔵装置サイクルを開始する。このサ
イクルが完了すると、線１３８の「時間完了」信号（Ｔ
ＣＯＭＰ）がこのことをマイクロ処理装置２００に知ら
せる。線１３９の「読出し／書込み信号（ＲＷ）が、Ｍ
ＥＭＲＥＱによつて開始されたサイクルに対し、母線１
２０に於けるデータの流れの方向を特定する。
マイクロ処理装置２００は全体的に共通の内部データ母
線２１０の周りに構成されており、この母線が、いずれ
も制御母線２２０の信号に応答して母線２１０との間で
データを転送する多数の選択可能なレジスタ及びその他
の動作装置を相互接続している。この発明に関係するレ
ジスタが第１図に個別に示されているが、その他はまと
めてプロツク２０１に入れてある。このプロツクは、例
えば普通のタイミング回路、演算論理装置（ＡＬＵ）等
を含んでいてよい。
プロツク２０１は普通の命令解読器をも含み、これが予
め限定された命令の組にある相異なる命令の実行を行な
わせる指令信号を発生する。貯蔵装置制御母線１３０に
含まれる個別の線１３１，１３４及び１３７乃至１３９
は、マイクロ処理装置制御母線２２０にも入つている。
マイクロ処理装置２００の選択可能なレジスタの１つが
貯蔵装置データ・レジスタ（ＳＤＲ）２３０である。
母線２２０の信号により、このレジスタがその内容を内
部母線２１０に転送し或いはそれからデータを受取るこ
とが出来る。更に、ＲＷ信号１３９を含む他の制御信号
により、母線１２０を介して貯蔵装置１００とのデータ
のやり取りが行なわれる。この時、ＳＤＲ２３Ｏが内部
データ母線２１０と貯蔵装置データ母線１２０との間の
唯一のインタフエイスである。貯蔵装置アドレス・レジ
スタ（ＳＡＲｌ、ＳＡＲ２）２４０，２５０が母線２１
０，２２０に同じ様に結合される。
即ち、母線２２０の信号によつてその内容を母線２１０
に転送する為、或いは母線２１０からデータをロードす
る為、いずれかのレジスタを選択することが出来る。こ
れらのレジスタは実際には普通の増数減数計数回路で構
成される。従つて、入力２４１，２５１に印加された制
御信号は夫々レジスタ２４０，２５０の内容を増数する
。同様に、入力２４２，２５２の信号はこれらのレジス
タを減数する。この増数並びに減数作用は、希望によつ
てレジスタ２４０，２５０の外部で行なうことが出来る
。この実施例では、こういう動作をその場所で行なう方
がたまたま便利である。信号１ＮＣ１、ＤＥＣｌ及びＩ
ＮＣ２、ＤＥＣ２は一般的な意味でアドレス変更信号と
みなすことが出来る。例えば、１本の線によつて増数す
るか減数するかを特定し、別の信号線（図に示してない
）によつてレジスタの内容に対する加算又は減算の様な
他の動作を特定する様にしてもよい。レジスタ２４０，
２５０はゲート手段２６０を介して貯蔵装置１００にも
結合される。
付能入力２６１が付勢されるζ、普通のゲート２６２が
ＳＡＲｌ２４Ｏの内容を貯蔵装置アドレス母線１１０に
のせる。同様に付能入力２６２がＳＡＲ２２５Ｏを母線
１１０に結合する。
貯蔵装置制御装置２７０が、貯蔵装置１００が関係する
処理装置の動作を制御する適切な信号を発生する。
基本的には、これは特定の指令並びに貯蔵装置１００の
現在の状態を表わす制御信号に応答して、レジスタ２４
０，２５０ゲート手段２６０及び貯蔵装置１００に対し
、適切なタイミングの信号を発生する。第２図に貯蔵装
置制御装置２７０の細部を示す。
この装置は制御母線２２０の線２２１から信号（ＭＣ）
を受取り、この信号によつて内部データ母線２１０から
の８ビツトの制御ワードを普通の「ロード」（ＬＤ）入
力を介してレジスタ２７１にロニドする。このレジスタ
は、第１図のＳＡＲ２４Ｏ及び２５０に対して１つずつ
設けられた２つの４ビツト・レジスタＱＯ−Ｑ３及びＱ
４一Ｑ７と考えることが出来る。リセツト−低（ＲＬ）
及びリセツト−高（ＲＨ）人力に結合されたアンド・ゲ
ートによつて、ＱＯ−Ｑ３及びＱ４−Ｑ７を別々にゼロ
にりセツトすることが出来る。広義に言うと、個々のビ
ツトの意味は次の通りである。ＱＯ使わないＱｌＳＡＲ
ｌによつてアドレスされた貯蔵位置からの読出し０又は
その位置への書込み１Ｑ２ＳＡＲ１の増数 Ｑ３ＳＡＲｌの減数 Ｑ４使わない Ｑ５ＳＡＲ２によつてアドレスされた貯蔵位置からの読
出し０又はその位置への書込み１Ｑ６ＳＡＲ２の増数 Ｑ７ＳＡＲ２の減数 Ｑ２及びＱ３が００及び１１の組合せであると、ＳＡＲ
ｌ２４Ｏの内容が変わらないままであることが判る。
この２つの場合は別々に解釈される。００はＳＡＲｌを
全く使わないことを表わし、１１はＳＡＲｌを使つて貯
蔵装置をアドレスするが、その内容は増数も減数もしな
いことを表わす。
ＳＡＲ２でも、Ｑ６及びＱ７について同じことが言える
。更に具体的に言うと、要請論理オア・ゲート２７２は
、ＳＡＲｌ又はＳＡＲ２のいずれかが貯蔵装置サイクル
を必要とすることを現在の制御ワードが表示する時、Ｂ
ＩＴＲＥＱ線１３１を作動する。第３図の波形３１０が
この信号を示す。ＳＡＲ２がサイクルを要請した場合、
付能論理回路２７３のオア・ゲートが、Ｄ形（極性保持
）ラツチを、そのクロツク入力に入るＭＣＩ２２ｌの前
縁でセツトする。
これによつて、論理回路２７３の次にあるアンド・ゲー
トは、第３図の波形３２０及び３３０によつて示される
様に、貯蔵装置１００からＤＥＶＳＥＬ線１３４が戻さ
れた後、ＥＮ２信号２６４を高にする。その時、第１図
のプロツク２０１内にある論理回路が、第３図の３５０
に示すＭＥＭＲＥＱを発生する。（ＭＥＭＲＥＱはＥＮ
ｌ２６ｌ及びＥＮ２２６４のオアであると考えてよい。
）ＥＮ２信号がゲート論理回路によつてＱ５をＲＷ線１
３９に結合し、この為ＳＡＲ２のアドレスを使つて、デ
ータ・バイトの読出し（ＲＷ＝０）又は書込み（ＲＷ−
１）を行なうことが出来る。
貯蔵装置１００がこのサイクルを完了するや否や、第３
図の３６０に示すＴＣＯＭＰｌ３８が、付能論理回路２
７３にあるラツチを非同期的にりセツトすると共に、レ
ジスタ２７１に付設された下側のアンド・ゲートを介し
てＱ４−Ｑ７をりセツトする。Ｑ２が高でＱ３が低であ
れば、普通の復号論理回路２７５が増数信号１ＮＣ１２
４１を高にする。逆の場合はＤＥＣｌが高になる。同様
に、Ｑ６がオンでＱ７がオフであれば、ＮＣ２２５ｌが
作用し、Ｑ６がオフでＱ７がオンであれば、ＤＥＣ２２
５２が作用する。
ＳＡＲ２２５Ｏの実際の増数又は減数動作はＥＮ２の立
下り３３１で行なわれる。ビツトＱ２又はＱ３のどちら
かがゼロでなければ、ＳＡＲｌ２４Ｏが貯蔵サイクルを
要請している。
この時論理回路２７３がＥＮｌ信号２６１を発生する。
これはラツチがりセツトされていて、その為インバータ
Ｎが上側のアンド・ゲートを付能することが出来るから
である。Ｑ２又はＱ３のいずれかがゼロでないと仮定す
ると、オア・ゲート２７２はまだＢＩＴＲＥＱｌ３ｌを
低にしないから、３２０に示されている様に、ＤＥＶＳ
ＥＬはまだ高である。この為、ＥＮｌ２６ｌによつてＳ
ＡＲｌ２４Ｏが第１図のゲート２６２を介して貯蔵装置
アドレス母線１１０にゲートされる。
ＥＮｌが第３図の３４０に示されている。ＭＥＭＲＥＱ
３５Ｏが再び貯蔵装置サイクルを開始し、ＴＣＯＭＰパ
ルス３６２によつてその完了が知らされる。上側の複号
論理回路２７５はＱ２がオンでＱ３がオフの時にＩＮＣ
ｌ信号２４１を高にし、逆の場合は、ＤＥＣｌ２４２を
高にする。これらの信号によつて、ＥＮｌ波形３４０の
立下り３４１で、ＳＡＲｌの内容が変化する。レジスタ
２７１の上側のアンド・ゲートがＱＯ−Ｑ３をりセツト
する。これはＥＮｌ２６ｌがセツトされているからであ
る。全てのビツトＱＯ−Ｑ７がりセツトされ、この為に
オア・ゲート２７２が不作動であるから、このＭＣＩ命
令の間、それ以上のサイクルは行なわれない。
２サイクルの命令を説明したが、ビツトＱ６及びＱ７が
両方共ゼロである場合、論理回路２７３にあるラツチが
セツトされることは決してないから、ＳＡＲｌ２４Ｏを
それ自体アドレスとして使うことが出来る。
ＳＡＲ２２５Ｏも１サイクルの貯蔵装置動作に使うこと
が出来る。ＥＮｌ２６ｌはＳＡＲ２サイクルが終了した
後にセツトされるが、ビツトＱ２及びＱ３がゼロである
とＱ４−Ｑ７がりセツトされた後、オア・ゲート２７２
はもはや付能されないので、ＢＩＴＲＥＱｌ３ｌが低に
なる。従つて、２番目のサイクルは開始されない。許さ
れない唯一の組合せは、ＳＡＲ２より前にＳＡＲｌを使
う２重サイクルである。特定の用途で望ましい場合には
、この特定の順序を使うことも容易である。
【図面の簡単な説明】
第１図はこの発明に従つて構成されたデイジタル・デー
タ処理装置のプロツク図、第２図は第１図の貯蔵装置制
御装置の細部を示すプロツク図、第３図はデータ処理装
置の動作を説明する時間線図である。 １００・・・・・・貯蔵装置、２４０，２５０・・・・
・・アドレス・レジスタ、２６２，２６３・・・・・・
ゲート、２７０・・・・・・貯蔵装置制御装置。

Claims (1)

    【特許請求の範囲】
  1. １ アドレス可能な１つの貯蔵装置と、制御母線上に指
    令信号を且つデータ母線上に制御ワードを発生するマイ
    クロ処理装置とを有するディジタル・データ処理装置に
    於て、前記制御母線上の指令信号の１つに応答して前記
    データ母線上の制御ワードを受取ると共に、該受取つた
    制御ワードから、第１及び第２の付能信号を順次に発生
    し、互いに独立した第１及び第２のアドレス変更信号を
    選択的に発生する貯蔵装置制御装置と、前記第１及び第
    ２のアドレス変更信号によつて互いに独立に増数並びに
    減数することが出来る第１及び第２のアドレス・レジス
    タと、前記第１及び第２の付能信号に応答して、前記第
    １及び第２のアドレス・レジスタを前記貯蔵装置に選択
    的に結合するゲート手段とを有するディジタル・データ
    処理装置。
JP53028785A 1977-04-12 1978-03-15 デイジタル・デ−タ処理装置 Expired JPS5925254B2 (ja)

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US000000786921 1977-04-12

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