JPS6411981B2 - - Google Patents
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- JPS6411981B2 JPS6411981B2 JP6012781A JP6012781A JPS6411981B2 JP S6411981 B2 JPS6411981 B2 JP S6411981B2 JP 6012781 A JP6012781 A JP 6012781A JP 6012781 A JP6012781 A JP 6012781A JP S6411981 B2 JPS6411981 B2 JP S6411981B2
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- JP
- Japan
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- mode
- mode setting
- signal
- reset
- latch timing
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- 230000006870 function Effects 0.000 description 4
- 230000002093 peripheral effect Effects 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
- G06F15/7839—Architectures of general purpose stored program computers comprising a single central processing unit with memory
- G06F15/7842—Architectures of general purpose stored program computers comprising a single central processing unit with memory on one IC chip (single chip microcontrollers)
- G06F15/786—Architectures of general purpose stored program computers comprising a single central processing unit with memory on one IC chip (single chip microcontrollers) using a single memory module
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/22—Means for limiting or controlling the pin/gate ratio
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
- G06F15/7828—Architectures of general purpose stored program computers comprising a single central processing unit without memory
- G06F15/7832—Architectures of general purpose stored program computers comprising a single central processing unit without memory on one IC chip (single chip microprocessors)
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Microcomputers (AREA)
Description
【発明の詳細な説明】
本発明は、特にモード設定機能部を改良した１
チツプマイクロプロセツサに関する。
チツプマイクロプロセツサに関する。
近年、半導体技術の進歩に伴い、マイクロプロ
セツシングユニツトMPU、及びRAM，ROM等
を同一チツプ内に収容した、所謂１チツプマイク
ロプロセツサが実現されるに至つた。この種１チ
ツプマイクロプロセツサにおいては、内蔵の
RAM，ROMのみを使用するのではなく、Ｉ／
Ｏポートとして割付けられた外部接続ピンをバス
の接続端子として用い、外部に拡張用のRAM，
ROM等を接続できる機能、更にはＩ／Ｏポート
を拡張することのできる機能等を実現するため、
複数種のモードのうち、任意のモードを設定する
ことのできるモード設定機能を有している。実際
にはチツプのテスト等を考慮して、８種程度のモ
ードが必要とされる。これら８種のモードは、通
常、内部メモリをアクセスするか外部メモリをア
クセスするかで分類されており、後述する本発明
の一実施例におけるＩ／Ｅピンもこの仕様例に関
連している。この８種のモードの中から任意のモ
ードを選択的に設定する手段として、従来では３
本の外部接続ピンを用い、外部で設定したモード
設定情報をパワーオン時において上記３本のピン
を介してチツプ内に取込み、モード指定を行なう
モード設定手段が存在する。この際、上記３本の
ピンはモード設定に固有のものとして割当てた場
合、外部接続ピンの大幅な無駄を招き、チツプ内
の機能が大幅に縮小されてしまうことから、他の
機能ピンと共用する手段が採られる。
セツシングユニツトMPU、及びRAM，ROM等
を同一チツプ内に収容した、所謂１チツプマイク
ロプロセツサが実現されるに至つた。この種１チ
ツプマイクロプロセツサにおいては、内蔵の
RAM，ROMのみを使用するのではなく、Ｉ／
Ｏポートとして割付けられた外部接続ピンをバス
の接続端子として用い、外部に拡張用のRAM，
ROM等を接続できる機能、更にはＩ／Ｏポート
を拡張することのできる機能等を実現するため、
複数種のモードのうち、任意のモードを設定する
ことのできるモード設定機能を有している。実際
にはチツプのテスト等を考慮して、８種程度のモ
ードが必要とされる。これら８種のモードは、通
常、内部メモリをアクセスするか外部メモリをア
クセスするかで分類されており、後述する本発明
の一実施例におけるＩ／Ｅピンもこの仕様例に関
連している。この８種のモードの中から任意のモ
ードを選択的に設定する手段として、従来では３
本の外部接続ピンを用い、外部で設定したモード
設定情報をパワーオン時において上記３本のピン
を介してチツプ内に取込み、モード指定を行なう
モード設定手段が存在する。この際、上記３本の
ピンはモード設定に固有のものとして割当てた場
合、外部接続ピンの大幅な無駄を招き、チツプ内
の機能が大幅に縮小されてしまうことから、他の
機能ピンと共用する手段が採られる。
しかしながらこのような従来の構成において
は、実装ボード上において上記ピンの周辺に多く
の外部回路を設けなければならず、従つて周辺回
路が非常に繁雑化し、チツプ実装時において多く
の回路部品が必要になるとともに実装コスト、耐
ノイズ信頼性等の面でも問題を残していた。
は、実装ボード上において上記ピンの周辺に多く
の外部回路を設けなければならず、従つて周辺回
路が非常に繁雑化し、チツプ実装時において多く
の回路部品が必要になるとともに実装コスト、耐
ノイズ信頼性等の面でも問題を残していた。
本発明は上記実情に鑑みなされたもので、複数
種のモードのうちの任意のモード設定をチツプ内
部に若干の回路を付加することにより１本の外部
接続ピンを用いて容易に実現することのできる１
チツプマイクロプロセツサを提供することを目的
とする。
種のモードのうちの任意のモード設定をチツプ内
部に若干の回路を付加することにより１本の外部
接続ピンを用いて容易に実現することのできる１
チツプマイクロプロセツサを提供することを目的
とする。
以下図面を参照して本発明の一実施例を説明す
る。第１図は１チツプマイクロプロセツサ内にお
ける本発明の要部構成を示すブロツク図である。
図中、１００はモード設定（内部モード／外部モ
ードの指定）に供される１本の外部接続ピン（以
下Ｉ／Ｅピンと称す）である。１０１乃至１０３
はチツプ内部に新たに付加された機能回路であ
り、１０１は、リセツト解除状態時（RESET＝
“０”）のみ開いて内部バスのロア側３ビツト
BUS2〜0上のデータ（モード設定データ）をモー
ド書込みラインMW0〜2上に出力するゲートGA2
〜GA0と、リセツト状態時（RESET＝“１”）の
み開いて上記Ｉ／Ｅピン１００の信号内容に固有
のモード設定データをモード書込みライン
MW2〜0上に出力制御するゲートGB2〜GB0とを
有してなるモードセレクタ回路である。このモー
ドセレクタ回路１０１はスタートモードの設定デ
ータとしてＩ／Ｅピン１００の信号内容（ここで
はＩ／Ｅ＝“１”の際に内部モード指定、Ｉ／Ｅ
＝“０”の際に外部モード指定を示すものとする）
に従い次のような２種のモード設定情報をモード
書込みラインMW2〜0上に出力する。すなわち、
リセツト状態時（RESET＝“１”）においてＩ／
Ｅピン１００より外部モードを指定するＩ／Ｅ＝
“０”の信号を受けた際はモード書込みライン
MW2〜0上に“０，０，１”（モード１）のモード
設定データ（外部スタートモード）を出力し、
Ｉ／Ｅピン１００より内部モードを指定するＩ／
Ｅ＝“１”の信号を受けた際はモード書込みライ
ンMW2〜0上に“１，１，１”（モード７）のモー
ド設定データ（内部スタートモード）を出力す
る。１０２はリセツト解除後、ソフトウエア（ユ
ーザプログラム）によるスタートモード（モード
１又は７）から他のモード（モード２〜６）への
移行を１度だけ許すためのセツト優先のＳ−Ｒ形
フリツプフロツプであり、１０３は内部クロツク
φ1に同期して選択的に出力されるモード設定デ
ータ書込み信号（以下MRWR信号と称す）を１
クロツク周期をもつて遅延するためのトランスミ
ツシヨンゲートG1，G2、及びインバータI1，I2で
なる遅延回路である。ここで上記フリツプフロツ
プ１０２はリセツト状態信号（RESET＝“１”）
を受けるとセツト状態となり、リセツト解除後
（RESET＝“０”）、上記MRWR信号が出力され
ると遅延回路１０３より出力される１クロツク
（φ1）周期遅れのMRWRD信号によりリセツトさ
れるもので、この際のセツト出力信号がモード設
定データ書込み許可信号（以下MRWPRM信号
と称す）となる。１０４は上記MRWR信号と
MRWPRM信号とクロツクパルスφ2とからモー
ド設定レジスタ１０５のラツチタイミング信号を
作る書込み制御ゲートである。１０５はモード書
込みラインMW2〜0上のモード設定データを上記
書込み制御ゲート１０４より得られるラツチタイ
ミング信号によりラツチするモード設定レジスタ
であり、このモード設定レジスタ１０５にラツチ
されたモード設定データMD2〜MD0は図示しな
い制御回路に送られるとともに、モード設定デー
タ読出し信号（以下MRRD信号と称す）により
開かれるゲートGO2〜GO0、および内部バス
BUS2〜0を介してMPUに読込むことができるよう
になつている。
る。第１図は１チツプマイクロプロセツサ内にお
ける本発明の要部構成を示すブロツク図である。
図中、１００はモード設定（内部モード／外部モ
ードの指定）に供される１本の外部接続ピン（以
下Ｉ／Ｅピンと称す）である。１０１乃至１０３
はチツプ内部に新たに付加された機能回路であ
り、１０１は、リセツト解除状態時（RESET＝
“０”）のみ開いて内部バスのロア側３ビツト
BUS2〜0上のデータ（モード設定データ）をモー
ド書込みラインMW0〜2上に出力するゲートGA2
〜GA0と、リセツト状態時（RESET＝“１”）の
み開いて上記Ｉ／Ｅピン１００の信号内容に固有
のモード設定データをモード書込みライン
MW2〜0上に出力制御するゲートGB2〜GB0とを
有してなるモードセレクタ回路である。このモー
ドセレクタ回路１０１はスタートモードの設定デ
ータとしてＩ／Ｅピン１００の信号内容（ここで
はＩ／Ｅ＝“１”の際に内部モード指定、Ｉ／Ｅ
＝“０”の際に外部モード指定を示すものとする）
に従い次のような２種のモード設定情報をモード
書込みラインMW2〜0上に出力する。すなわち、
リセツト状態時（RESET＝“１”）においてＩ／
Ｅピン１００より外部モードを指定するＩ／Ｅ＝
“０”の信号を受けた際はモード書込みライン
MW2〜0上に“０，０，１”（モード１）のモード
設定データ（外部スタートモード）を出力し、
Ｉ／Ｅピン１００より内部モードを指定するＩ／
Ｅ＝“１”の信号を受けた際はモード書込みライ
ンMW2〜0上に“１，１，１”（モード７）のモー
ド設定データ（内部スタートモード）を出力す
る。１０２はリセツト解除後、ソフトウエア（ユ
ーザプログラム）によるスタートモード（モード
１又は７）から他のモード（モード２〜６）への
移行を１度だけ許すためのセツト優先のＳ−Ｒ形
フリツプフロツプであり、１０３は内部クロツク
φ1に同期して選択的に出力されるモード設定デ
ータ書込み信号（以下MRWR信号と称す）を１
クロツク周期をもつて遅延するためのトランスミ
ツシヨンゲートG1，G2、及びインバータI1，I2で
なる遅延回路である。ここで上記フリツプフロツ
プ１０２はリセツト状態信号（RESET＝“１”）
を受けるとセツト状態となり、リセツト解除後
（RESET＝“０”）、上記MRWR信号が出力され
ると遅延回路１０３より出力される１クロツク
（φ1）周期遅れのMRWRD信号によりリセツトさ
れるもので、この際のセツト出力信号がモード設
定データ書込み許可信号（以下MRWPRM信号
と称す）となる。１０４は上記MRWR信号と
MRWPRM信号とクロツクパルスφ2とからモー
ド設定レジスタ１０５のラツチタイミング信号を
作る書込み制御ゲートである。１０５はモード書
込みラインMW2〜0上のモード設定データを上記
書込み制御ゲート１０４より得られるラツチタイ
ミング信号によりラツチするモード設定レジスタ
であり、このモード設定レジスタ１０５にラツチ
されたモード設定データMD2〜MD0は図示しな
い制御回路に送られるとともに、モード設定デー
タ読出し信号（以下MRRD信号と称す）により
開かれるゲートGO2〜GO0、および内部バス
BUS2〜0を介してMPUに読込むことができるよう
になつている。
第２図ａ乃至ｅは上記第１図における各部の信
号及びモードの切替えタイミングを示すタイムチ
ヤートである。
号及びモードの切替えタイミングを示すタイムチ
ヤートである。
ここで第２図ａ乃至ｅを参照して上記第１図に
示す一実施例の動作を説明する。先ずリセツト信
号（RESET）が第２図ａに示す如くアクテイブ
状態すなわちRESET＝“１”となることにより、
フリツプフロツプ１０２がセツト状態となりセツ
ト出力端Ｑより同図ｃに示す如く有意レベル
（“１”）のMRWPRM信号が出力されるととも
に、モードセレクタ回路１０１のゲートGB2〜
GB0が開制御される。このリセツト状態時におい
てＩ／Ｅピン１００に第２図ｂに示すタイミング
をもつて内部モードを示すＩ／Ｅ＝“１”なる
Ｉ／Ｅ信号が外部より与えられると、モードセレ
クタ回路１０１からはモード７を示す“１，１，
１”なるモード設定データ（内部スタートモー
ド）がモード書込みラインMW2〜0上に出力され
る。このモード書込みラインMW2〜0上に出力さ
れたモード設定データ（“１，１，１”）は、第２
図ｃに示されるMRWPRM信号と、リセツト状
態時において内部で自動発生される同図ｄに示す
MRWR信号と、クロツクパルスφ2とに基づいて
書込み制御ゲート１０４で作られるラツチタイミ
ング信号により、モード設定レジスタ１０５にラ
ツチされる。而してモード設定レジスタ１０５に
ラツチされたモード７を示すモード設定データ
（“１，１，１”）は制御回路に送られ、内部スタ
ートモードに対するベクターアドレスが発生され
てチツプ内部のROMアクセスによりスタードモ
ード（モード７）のプログラム処理動作が開始さ
れる（第２図ｅ参照）。
示す一実施例の動作を説明する。先ずリセツト信
号（RESET）が第２図ａに示す如くアクテイブ
状態すなわちRESET＝“１”となることにより、
フリツプフロツプ１０２がセツト状態となりセツ
ト出力端Ｑより同図ｃに示す如く有意レベル
（“１”）のMRWPRM信号が出力されるととも
に、モードセレクタ回路１０１のゲートGB2〜
GB0が開制御される。このリセツト状態時におい
てＩ／Ｅピン１００に第２図ｂに示すタイミング
をもつて内部モードを示すＩ／Ｅ＝“１”なる
Ｉ／Ｅ信号が外部より与えられると、モードセレ
クタ回路１０１からはモード７を示す“１，１，
１”なるモード設定データ（内部スタートモー
ド）がモード書込みラインMW2〜0上に出力され
る。このモード書込みラインMW2〜0上に出力さ
れたモード設定データ（“１，１，１”）は、第２
図ｃに示されるMRWPRM信号と、リセツト状
態時において内部で自動発生される同図ｄに示す
MRWR信号と、クロツクパルスφ2とに基づいて
書込み制御ゲート１０４で作られるラツチタイミ
ング信号により、モード設定レジスタ１０５にラ
ツチされる。而してモード設定レジスタ１０５に
ラツチされたモード７を示すモード設定データ
（“１，１，１”）は制御回路に送られ、内部スタ
ートモードに対するベクターアドレスが発生され
てチツプ内部のROMアクセスによりスタードモ
ード（モード７）のプログラム処理動作が開始さ
れる（第２図ｅ参照）。
又、上記リセツト状態時において、Ｉ／Ｅピン
１００に外部モードを示すＩ／Ｅ＝“０”なる
Ｉ／Ｅ信号が与えられると、モードセレクタ回路
１０１からはモード１を示す“０，０，１”なる
モード設定データ（外部スタートモード）がモー
ド書込みラインMW2〜0上に出力され、上記書込
み制御ゲート１０４より得られるラツチタイミン
グ信号によりモード設定レジスタ１０５にラツチ
される。このモード設定レジスタ１０５にラツチ
されたモード１を示すモード設定データ（“０，
０，１”）は制御回路に送られ、外部スタートモ
ードに対するベクターアドレスが発生されて、こ
のアドレス情報がチツプに設けられたアドレスピ
ン（A0〜A7）及びデータピン（D0〜D7）を介
し、外部のメモリ回路に転送され、外部メモリの
アクセスによるスタートモード（モード１）のプ
ログラム処理動作が開始される。
１００に外部モードを示すＩ／Ｅ＝“０”なる
Ｉ／Ｅ信号が与えられると、モードセレクタ回路
１０１からはモード１を示す“０，０，１”なる
モード設定データ（外部スタートモード）がモー
ド書込みラインMW2〜0上に出力され、上記書込
み制御ゲート１０４より得られるラツチタイミン
グ信号によりモード設定レジスタ１０５にラツチ
される。このモード設定レジスタ１０５にラツチ
されたモード１を示すモード設定データ（“０，
０，１”）は制御回路に送られ、外部スタートモ
ードに対するベクターアドレスが発生されて、こ
のアドレス情報がチツプに設けられたアドレスピ
ン（A0〜A7）及びデータピン（D0〜D7）を介
し、外部のメモリ回路に転送され、外部メモリの
アクセスによるスタートモード（モード１）のプ
ログラム処理動作が開始される。
而してリセツト解除後におけるスタートモード
のプログラム処理実行時において、スタートモー
ド（モード７又はモード１）から他のモードへの
移行は１回だけ許される。すなわち、ユーサプロ
グラム中のモード設定レジスタ１０５への書き込
み命令によるモード切替指令によりMRWR信号
が発生すると、このMRWR信号とMRWPRM信
号とクロツクパルスφ2とに基づいて書込み制御
ゲート１０４よりラツチタイミング信号が発生さ
れる。この際、リセツト信号（RESET）は第２
図ａに示す如く既にリセツト解除状態（RESET
＝“０”）となつており、従つてモードセレクタ回
路１０１では、ゲートGB2〜GB0が既に閉じら
れ、これに代つてゲートGA2〜GA0が開制御され
ている。このため内部バスBUS2〜0上のユーザプ
ログラムにより指定されたモード設定データがモ
ード書込みラインMW2〜MW0上に出力され、上
記ラツチタイミング信号によりモード設定レジス
タ１０５にラツチされる。更に上記ユーザプログ
ラム上で発生したMRWR信号は遅延回路１０３
で１クロツク周期遅延された後、フリツプフロツ
プ１０２のリセツト側入力端Ｒに供給される。こ
れによつてフリツプフロツプ１０２はリセツト状
態となり、以後は第２図ａに示すCPUリセツト
信号（RESET信号）が再びアクテイブ
（RESET＝“１”）状態となるまでセツトされな
い。従つてスタートモードから、ユーザプログラ
ムの指定による他モードへの切替えはリセツト
（RESET）解除後、１回だけ許され、再びリセ
ツト（RESET）信号を、アクテイブにしてCPU
にリセツトをかけるまで、２度とモードを切り替
えることはできない。これは、プログラムがノイ
ズ等で暴走してモード設定レジスタ１０５を誤つ
て書き換えない為の保護手段となつている。この
ようにして合計８種のモード（モード０（“０，
０，０”）〜モード７（“１，１，１”））が任意に
選択できる。
のプログラム処理実行時において、スタートモー
ド（モード７又はモード１）から他のモードへの
移行は１回だけ許される。すなわち、ユーサプロ
グラム中のモード設定レジスタ１０５への書き込
み命令によるモード切替指令によりMRWR信号
が発生すると、このMRWR信号とMRWPRM信
号とクロツクパルスφ2とに基づいて書込み制御
ゲート１０４よりラツチタイミング信号が発生さ
れる。この際、リセツト信号（RESET）は第２
図ａに示す如く既にリセツト解除状態（RESET
＝“０”）となつており、従つてモードセレクタ回
路１０１では、ゲートGB2〜GB0が既に閉じら
れ、これに代つてゲートGA2〜GA0が開制御され
ている。このため内部バスBUS2〜0上のユーザプ
ログラムにより指定されたモード設定データがモ
ード書込みラインMW2〜MW0上に出力され、上
記ラツチタイミング信号によりモード設定レジス
タ１０５にラツチされる。更に上記ユーザプログ
ラム上で発生したMRWR信号は遅延回路１０３
で１クロツク周期遅延された後、フリツプフロツ
プ１０２のリセツト側入力端Ｒに供給される。こ
れによつてフリツプフロツプ１０２はリセツト状
態となり、以後は第２図ａに示すCPUリセツト
信号（RESET信号）が再びアクテイブ
（RESET＝“１”）状態となるまでセツトされな
い。従つてスタートモードから、ユーザプログラ
ムの指定による他モードへの切替えはリセツト
（RESET）解除後、１回だけ許され、再びリセ
ツト（RESET）信号を、アクテイブにしてCPU
にリセツトをかけるまで、２度とモードを切り替
えることはできない。これは、プログラムがノイ
ズ等で暴走してモード設定レジスタ１０５を誤つ
て書き換えない為の保護手段となつている。この
ようにして合計８種のモード（モード０（“０，
０，０”）〜モード７（“１，１，１”））が任意に
選択できる。
上述した如く、リセツト中（RESET＝“１”）
は１本のＩ／Ｅピン１００に供給されたＩ／Ｅ信
号に対応したスタートモードのモード設定データ
（すなわち、Ｉ／Ｅ＝“１”の際は内部モードを示
す“１，１，１”（モード７）のモード設定デー
タ、又、Ｉ／Ｅ＝“Ｏ”の際は外部モードを示す
“０，０，１”（モード１）のモード設定データ）
がハードウエアにて自動的に生成され、リセツト
解除後（RESET＝“０”）においてはユーザプロ
グラムによつて１度だけ任意のモード設定データ
をモード設定レジスタに書込んでモードをスター
トモードから他のモードへ移行することができ
る。このようなモード設定手段を採ることによ
り、モード設定に使われる共用ピンは１本（Ｉ／
Ｅピン１００）で、計８種のモード（モード０〜
モード７）が任意に選択でき設定できる。更にこ
れに伴つて外部付加回路は大幅に削減され、１チ
ツプマイクロプロセツサの周辺回路が著しく簡素
化される。
は１本のＩ／Ｅピン１００に供給されたＩ／Ｅ信
号に対応したスタートモードのモード設定データ
（すなわち、Ｉ／Ｅ＝“１”の際は内部モードを示
す“１，１，１”（モード７）のモード設定デー
タ、又、Ｉ／Ｅ＝“Ｏ”の際は外部モードを示す
“０，０，１”（モード１）のモード設定データ）
がハードウエアにて自動的に生成され、リセツト
解除後（RESET＝“０”）においてはユーザプロ
グラムによつて１度だけ任意のモード設定データ
をモード設定レジスタに書込んでモードをスター
トモードから他のモードへ移行することができ
る。このようなモード設定手段を採ることによ
り、モード設定に使われる共用ピンは１本（Ｉ／
Ｅピン１００）で、計８種のモード（モード０〜
モード７）が任意に選択でき設定できる。更にこ
れに伴つて外部付加回路は大幅に削減され、１チ
ツプマイクロプロセツサの周辺回路が著しく簡素
化される。
なお上記した実施例では、リセツト解除後、１
回だけソフトウエア（ユーザプログラム）による
モードの切替えと許すため、フリツプフロツプ１
０２、及び遅延回路１０３をチツプ内に付加して
いるが、使用用途によつてはこれらの機能回路を
必ずしも付加する必要はなく、又、モード設定レ
ジスタ１０５の内容を内部バスBUS2〜0を介して
MPU側に転送するためのゲートGO2〜GO0も必
ずしも必要としない。又上記実施例では取扱うモ
ードを８種とし、従つてモード設定レジスタ１０
５及びモードセレクタ回路１０１を３ビツト構成
としているが、これに限らず必要とするモード数
に応じて任意に変更可能であることは勿論であ
る。
回だけソフトウエア（ユーザプログラム）による
モードの切替えと許すため、フリツプフロツプ１
０２、及び遅延回路１０３をチツプ内に付加して
いるが、使用用途によつてはこれらの機能回路を
必ずしも付加する必要はなく、又、モード設定レ
ジスタ１０５の内容を内部バスBUS2〜0を介して
MPU側に転送するためのゲートGO2〜GO0も必
ずしも必要としない。又上記実施例では取扱うモ
ードを８種とし、従つてモード設定レジスタ１０
５及びモードセレクタ回路１０１を３ビツト構成
としているが、これに限らず必要とするモード数
に応じて任意に変更可能であることは勿論であ
る。
以上詳述したように本発明の１チツプマイクロ
プロセツサによれば、複数種のモードのうちの任
意のモード設定をチツプ内部に若干の回路を付加
することにより、１本の外部接続ピンを用いて容
易に実現することができ、これによつて周辺回路
の簡素化、並びにこれに伴う耐ノイズ信頼性の向
上、コストの低減化が実現できる。
プロセツサによれば、複数種のモードのうちの任
意のモード設定をチツプ内部に若干の回路を付加
することにより、１本の外部接続ピンを用いて容
易に実現することができ、これによつて周辺回路
の簡素化、並びにこれに伴う耐ノイズ信頼性の向
上、コストの低減化が実現できる。
第１図は本発明の一実施例を示す回路ブロツク
図、第２図ａ乃至ｅは上記実施例の動作を説明す
るためのタイムチヤートである。 １００……Ｉ／Ｅピン（共用ピン）、１０１…
…モードセレクタ回路、１０２……フリツプフロ
ツプ、１０３……遅延回路、１０４……書込み制
御ゲート、１０５……モード設定レジスタ。
図、第２図ａ乃至ｅは上記実施例の動作を説明す
るためのタイムチヤートである。 １００……Ｉ／Ｅピン（共用ピン）、１０１…
…モードセレクタ回路、１０２……フリツプフロ
ツプ、１０３……遅延回路、１０４……書込み制
御ゲート、１０５……モード設定レジスタ。
Claims (1)
- １ リセツト状態時において内部モード／外部モ
ードの指定信号が与えられる１本の特定外部接続
端子と、リセツト状態時には上記端子に与えられ
る指定信号に従うスタートモードのモード設定情
報を生成して出力し、リセツト状態の解除後には
プログラムで指定されたモード設定情報を出力す
るゲート回路と、上記ゲート回路から出力される
モード設定情報をラツチタイミング信号に基づい
てラツチするモード設定レジスタと、リセツト状
態時毎並びにリセツト状態解除後のプログラム処
理の実行時にはモード切替指令が与えられたとき
の１回のみそれぞれラツチタイミング信号を発生
し、上記モード設定レジスタに供給するラツチタ
イミング信号発生手段とを具備したことを特徴と
する１チツプマイクロプロセツサ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6012781A JPS57174755A (en) | 1981-04-21 | 1981-04-21 | 1-chip microprocessor |
| US06/675,270 US4628448A (en) | 1981-04-21 | 1984-11-29 | Operation mode setting apparatus on a single chip microprocessor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6012781A JPS57174755A (en) | 1981-04-21 | 1981-04-21 | 1-chip microprocessor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57174755A JPS57174755A (en) | 1982-10-27 |
| JPS6411981B2 true JPS6411981B2 (ja) | 1989-02-28 |
Family
ID=13133151
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6012781A Granted JPS57174755A (en) | 1981-04-21 | 1981-04-21 | 1-chip microprocessor |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4628448A (ja) |
| JP (1) | JPS57174755A (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57203140A (en) * | 1981-06-09 | 1982-12-13 | Mitsubishi Electric Corp | Microcomputer device |
| DE3247834A1 (de) * | 1982-12-23 | 1984-06-28 | Siemens AG, 1000 Berlin und 8000 München | Schaltkreis-baustein |
| JPS61169941A (ja) * | 1985-01-22 | 1986-07-31 | Sony Corp | 記憶装置 |
| JPS6383852A (ja) * | 1986-09-29 | 1988-04-14 | Matsushita Electric Ind Co Ltd | 半導体集積回路の動作モ−ド制御回路 |
| JP3023425B2 (ja) * | 1987-10-09 | 2000-03-21 | 株式会社日立製作所 | データ処理装置 |
| US5193199A (en) * | 1988-04-14 | 1993-03-09 | Zilog, Inc. | Device and method for programming critical hardware parameters |
| US5220673A (en) * | 1988-04-14 | 1993-06-15 | Zilog, Inc. | Device and method for programming critical hardware parameters |
| US5596761A (en) * | 1989-07-06 | 1997-01-21 | Ricoh Company, Ltd. | Central processing unit with internal register initializing means |
| EP0502532B1 (en) * | 1991-03-06 | 2000-05-24 | Nec Corporation | Single chip microcomputer having protection function for content of internal ROM |
| GB2261753B (en) * | 1991-11-19 | 1995-07-12 | Intel Corp | Multi-mode microprocessor with electrical pin for selective re-initialization of processor state |
| EP0545581B1 (en) * | 1991-12-06 | 1999-04-21 | National Semiconductor Corporation | Integrated data processing system including CPU core and parallel, independently operating DSP module |
| JPH10134025A (ja) * | 1996-10-30 | 1998-05-22 | Mitsubishi Electric Corp | 半導体集積回路 |
| JP2001195261A (ja) * | 2000-01-13 | 2001-07-19 | Nec Corp | 外部メモリから内蔵メモリへのプログラム転送方法およびその転送方法を用いたマイクロコンピュータ |
| KR20140002154A (ko) * | 2012-06-28 | 2014-01-08 | 에스케이하이닉스 주식회사 | 핀 제거 모드 신호 생성 회로 및 이를 포함하는 반도체 장치 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3975712A (en) * | 1975-02-18 | 1976-08-17 | Motorola, Inc. | Asynchronous communication interface adaptor |
| US4072852A (en) * | 1976-08-23 | 1978-02-07 | Honeywell Inc. | Digital computer monitoring and restart circuit |
| US4080659A (en) * | 1977-02-28 | 1978-03-21 | Francini Joseph P | Multi-mode file storage calculator |
| DE2963676D1 (en) * | 1978-09-05 | 1982-11-04 | Motorola Inc | Programmable mode of operation select by reset and data processor using this select |
-
1981
- 1981-04-21 JP JP6012781A patent/JPS57174755A/ja active Granted
-
1984
- 1984-11-29 US US06/675,270 patent/US4628448A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4628448A (en) | 1986-12-09 |
| JPS57174755A (en) | 1982-10-27 |
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