JP3023425B2 - データ処理装置 - Google Patents
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Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、データ処理技術さらには上位動作モード
と下位動作モードを有するデータ処理装置に適用して特
に有効な技術に関し、例えばマイクロコンピュータにお
けるメモリの制御方式に利用して有効な技術に関する。 ［従来の技術］ 従来、例えば［株］日立製作所製16ビットマイクロプ
ロセッサHD68000のように、プログラムの実行状態とし
て、スーパバイザ状態と呼ばれる動作モードと、ユーザ
状態と呼ばれる動作モードを有し、２つの状態のうち常
にいずれか一方の状態で動作するようにされたものが提
供されている（［株］日立製作所1984年９月発行「HMCS
68000 日立マイクロコンピュータシステム HD6800
0,HD68000Y,HD68000PHD,68000PS MPU（Micro Procces
sing Unit）」第52頁参照）。 上記スーパバイザ状態はプログラム実行状態のうち上
位の状態であり、CPU（中央処理部）は全ての命令を使
用し、全てのレジスタをアクセスすることができる。ま
た、ユーザ状態はプログラム実行状態のうち下位の状態
であり、CPUはシステムに重大な影響を与える命令やレ
ジスタを使用することができない。 このように、２つのプログラム実行状態を持つことに
よりマイクロプロセッサは、マルチタスク処理等を効率
良く実行することができる。 なお、上記２つのプログラム実行状態を持つマイクロ
コンピュータでは、通常CPU内部のステータスレジスタ
にスーパバイザ状態かユーザ状態を示すビットが設けら
れ、現在のプログラム実行状態を示すようにされてい
る。 ［発明が解決しようとする問題点］ しかしながら、２つのプログラム実行状態を有するマ
イクロプロセッサに、例えばRAMのようなデータアクセ
スの可能なデバイスを内蔵した場合、以下のような問題
が発生する。 すなわち、内蔵RAM上をCPUがスーパバイザ状態でデー
タ領域として使用した場合、同領域をユーザ状態のとき
にCPUが誤ってアクセスすると、重要なデータが破壊さ
れてしまう恐れがあるというものである。 この発明は上記のような問題点に着目してなされたも
ので、スーパバイザ状態とユーザ状態の２つのプログラ
ム実行状態を有するマイクロコンピュータにおいて、例
えばスーパバイザ状態で使用したRAM領域がユーザ状態
で不当にアクセスされて重要なデータが破壊されるのを
防止し、システムの信頼性を向上させることにある。 この発明の前記ならびにそのほかの目的と新規な特徴
については、本明細書の記述および添附図面から明らか
になるであろう。 ［問題点を解決するための手段］ 本願において開示される発明のうち代表的なものの概
要を説明すれば、下記のとおりである。 すなわち、CPUがスーパバイザ状態で使用したRAM領域
をユーザ状態で使用できるか否かを示すフラグもしくは
そのようなビットを有するレジスタと、このフラグもし
くはレジスタの内容とステータスレジスタのスーパバイ
ザ／ユーザ状態指示ビットの内容に基づいてCPUがユー
ザ状態でRAMを不当にアクセスしたか否か判定する判定
回路とを設け、アクセス違反を起こした場合に、違反信
号をCPUに送ったりRAMの選択信号をディスエーブル（無
効状態に変化）させるようにするものである。 ［作用］ 上記した手段によれば、CPUがスーパバイザ状態でRAM
を使用し、そのデータを保持したい場合には新たに設け
たフラグもしくはレジスタに、アクセスを禁止する状態
をセットすることにより、自動的にユーザ状態での対応
するRAMのアクセスを禁止して重要なデータの破壊や読
み出しを防止し、あるいは例外処理等により破壊された
データの修復を行なえるようにして、システムの信頼性
を向上させるという上記目的を達成することができる。 ［実施例］ 第１図には、本発明を、内蔵RAMを有するマイクロプ
ロセッサに適用した場合の一実施例が示されている。 特に制御されないが、第１図に示されている各回路ブ
ロックは単結晶シリコン基板のような一個の半導体チッ
プ上において形成される。 この実施例のマイクロプロセッサは、マイクロプログ
ラム制御方式の中央処理部CPUを備えている。中央処理
部はマイクロプログラムが格納されたマイクロROM（リ
ード・オンリ・メモリ）１を有し、このマイクロROM1
は、マイクロアドレスデコーダ２によってアクセスさ
れ、マイクロプログラムを構成するマイクロ命令が順次
読み出される。 マイクロアドレスデコーダ２には、命令レジスタ３に
フェッチされたマクロ命令のオペレーションコードに基
づいてマイクロアドレス発生回路４において発生された
アドレスが供給され、これをデコードすることによっ
て、そのマクロ命令を実行する一連のマイクロ命令群の
最初の命令が読み出され、制御用デコーダ５によってデ
コードされて各種レジスタや演算論理ユニット（ALU）
等からなる実行ユニット６等に対する制御信号が形成さ
れる。マクロ命令に対応する一連のマイクロ命令群のう
ち２番目以降のマイクロ命令は直前の読み出されたマイ
クロ命令のネクストアドレスフィールドのコードがマイ
クロアドレスデコーダ２に供給されることにより、前の
マイクロ命令中のネクストアドレスとマイクロアドレス
発生回路４から供給されるアドレスとに基づいて読み出
される。 さらに、CPU内には内部制御状態を示すステータスレ
ジスタSRやシステムスタックポインタSSP、例外処理用
ベクタを再配置可能にするエクセプションベクタベース
レジスタEBR等からなるコントロールレジスタ群７が設
けられている。 また、この実施例のマイクロプロセッサには、CPUの
作業エリアとなる内蔵RAM11の他、特に制限されない
が、リフレッシュ制御やチップ選択制御、ウェイト状態
制御等を行なうメモリコントロール回路12が同一チップ
上に形成されており、これらの回路およびCPUは、アド
レスバス21およびデータバス22を介して互いに接続され
ている。 さらに、この実施例のマイクロプロセッサには、上記
内蔵RAM11のアドレス空間を設定するアドレス設定レジ
スタ16と、アドレスバス21上のアドレスとアドレス設定
レジスタ16に設定されたアドレスを比較して、発生した
アドレスが内蔵RAMをアクセスするものか否か判定する
アドレス比較回路17と、このアドレス比較回路17から出
力される一致信号Ｃを一方の入力信号とするANDゲートG
1およびCPU内のステータスレジスタSRのスーパバイザ／
ユーザ状態を示すビートS/Uの状態信号をインバータINV
1で反転した信号と上記ANDゲートG1の出力信号を入力信
号とするANDゲートG2とからなるアドレスレベル判定回
路13とが設けられている。なお、上記ビットS/Uは
「０」のときがユーザ状態を、「１」のときがスーパバ
イザ状態を示す。また、アドレス比較回路17から出力さ
れる一致信号Ｃは内蔵RAM11に対してはRAMの選択信号CS
として供給される。 そして、特に制限されないが、上記メモリコントロー
ル回路12内に設けられているコントロールレジスタMCR
の１ビットが、ユーザ状態で内蔵RAMをアクセス可能か
否か示すビットALDとして利用されており、このビットA
LDの状態信号が上記アクセスレベル判定回路13を構成す
るANDゲートG1の他方の入力端子に供給されている。特
に制限されないが、上記アクセスレベル指定ビットALD
は、「０」のときにRAMがアクセス可能な状態であるこ
とを、そして「１」のときがアクセス不能であることを
それぞれ示す。 しかも、上記メモリコントロール回路12内のコントロ
ールレジスタMCRは、CPU内のステータスレジスタSRと同
じく、スーパバイザ状態においてのみ使用可能な命令に
よってデータバス22を介して各ビットへの設定が行なえ
るように構成されている。 従って、この実施例のマイクロプロセッサでは、コン
トロールレジスタMCR内のアクセスレベル指定ビットが
「１」に設定され、CPU内のステータスレジスタのビッ
トS/Uが「０」でユーザ状態であることを示していると
きに、アドレスバス11上に内蔵RAMのアドレス空間内の
アドレスが出力されて、アドレス比較回路17からハイレ
ベルの一致信号Ｃが出力されると、ANDゲートG1の出力
がハイレベルになる。これによって、ビットS/Uの状態
信号を反転した信号を入力とするANDゲートG2の出力が
ハイレベルに変化される。この出力信号はCPUの例外処
理回路８に対してアクセス違反信号AVとして供給され
る。 これによって、CPUは内蔵RAMが不当にアクセスされた
ことを知り、例えば、マイクロアドレス発生回路４を制
御して対応する例外処理へ移行するためのトラップルー
チンをマイクロROM1から呼び出して、データを修復する
ための例外処理等を実行し、アクセス前の状態に戻るこ
とができる。 なお、上記例外処理回路８には、ステータスレジスタ
SR内のスーパバイザ／ユーザ状態の指示ビットS/Uから
のの信号が入力され、上記以外の特権違反に対する例外
処理も実行できるようにされている。 このように、上記実施例では、内蔵RAMのアクセスレ
ベル指定ビットALDの状態信号と、CPU内のステータスレ
ジスタSRのスーパバイザ／ユーザ状態を示すビットS/U
の信号の状態に応じて内蔵RAMがアクセス可能か否かを
区別して、アクセス違反信号を形成するようにされてい
る。 第１表は、内蔵RAMをアクセスする場合そのアクセス
が可能であるか否かを示す。 したがって、CPUはスーパバイザ状態で内蔵RAMを使用
し、その中のデータを保持したいときには、コントロー
ルレジスタMCR内のアクセスレベル指定ビットALDに
「１」を立ててからユーザ状態へ移行すればよい。この
ようにすると、ユーザ状態で内蔵RAMが使用されたとき
に、不当にRAMがアクセスされたことを知ることができ
る。一方、内蔵RAMのデータが不要なときはアクセスレ
ベル指定ビットALDを「０」にしておけば、ユーザ状態
で自由に使用することができ、内蔵RAMの容量がたとえ
小さくても有効利用が可能となる。ただし、上記アクセ
ス違反信号AVは、マイクロアドレス発生回路４に供給す
る代わりに、CPU内のコントロールレジスタ群７の中の
一つに違反があったか否か示すビットを設け、そこに
「１」をセットするようにしてもよい。 なお、アドレス設定レジスタ16として、内蔵RAMのア
ドレス空間を示すアドレスの他に、内蔵RAMの一部の領
域を指定できるレジスタを設けるようにしてもよい。こ
のようにすると、スーパバイザ状態で使用するエリアが
内蔵RAMの一部であった場合に、その使用エリアについ
てのみユーザ状態でのアクセスを禁止することができ
る。また、上記実施例では、アクセスレベル指定ビット
ALDをメモリコントロール回路12内のコントロールレジ
スタMCRに設けているが、それに限定されず、アクセス
禁止のための専用のフラグもしくはレジスタを設けるよ
うにしてもよい。 しかも、そのレジスタはCPUの外でも内でもよく、ま
た、ステータスレジスタその他CPU内のコントロールレ
ジスタの空きビットを利用するようにしてもよい。 さらに、アクセスレベル指定ビットを有するレジスタ
は、これをリセット信号Ｒによってリセットもしくはセ
ット状態に設定できるように構成しておくことによっ
て、電源投入直後のイニシャライズ以前に、不当に内蔵
RAMがアクセスされるのを防止することができる。 第２図には、本発明に係るマイクロプロセッサの第２
の実施例が示されている。 上記第１の実施例では、CPUの作業エリアとなる内蔵R
AMをユーザ状態で使用できないようにした場合について
説明したが、この第２の実施例は、マルチタスク処理に
使用されるレジスタバンクがRAMによって構成されてい
る場合において、そのレジスタバンクをユーザ状態で使
用したり使用できないようにしたりするものである。す
なわち、RAMで構成された汎用レジスタ群14は、例えば
各々が16本のレジスタからなる16個のレジスタバンクBN
0〜BN15を有しており、上記レジスタバンクBN0〜BN15の
中から一つを指定するためのレジスタバンク番号指定フ
ィールドを有し、レジスタバンクの切換え制御等を司る
バンクモードレジスタBMRがCPU内のコントロールレジス
タの一つとしてレジスタ群７内に設けられている。そし
て、このバンクモードレジスタBMRの１ビットがアクセ
スレベル指定ビットALDとして使用され、このビットALD
の状態信号が、第１図の実施例と同様に構成されたアク
セスレベル判定回路13のANDゲートG1に入力されてい
る。 また、この実施例では、第１の実施例におけるアドレ
ス設定レジスタ16やアドレス比較回路17が、汎用レジス
タ群14やコントロールレジスタ群７の選択制御を行なう
メモリコントロール回路12内に設けられており、アドレ
スバス21上のアドレスが汎用レジスタ群14のアドレス範
囲に入っていると、メモリコントロール回路12からアド
レス一致検出信号Ｃが上記アクセスレベル判定回路13の
ANDゲートG1に供給されるようになっている。他の構成
は第１図の実施例と同様である。 この実施例においても、バンクモードレジスタBMR内
のアクセスレベル指定ビットに「１」を設定しておくこ
とにより、スーパバイザ状態で使用したレジスタバンク
のユーザ状態におけるアクセスを禁止し、マルチタスク
処理の切換えを円滑かつ安全に行なうことができる。 第３図には、本発明を適用したマイクロプロセッサの
第３の実施例が示されている。 この実施例のマイクロプロセッサではアクセスレベル
指定ビットALDを有するレジスタ18が新たに設けられて
いるとともに、第１図の実施例と同様に構成されたアク
セスレベル判定回路13から出力されるアクセス違反信号
AVを用いて、内蔵RAM11に供給される選択信号CSを強制
的にネゲートして、RAM11のアクセスそのものを禁止す
るようになっている。 すなわち、アドレス比較回路17から出力されるアドレ
ス一致検出信号Ｃと、アクセスレベル判定回路13から出
力されるアクセス違反信号AVをインバータINV2で反転し
た信号とを入力信号とするANDゲートG3が設けられ、こ
のゲートG3の出力が内蔵RAM11に対する選択信号CSとし
て供給されるようにされている。 従って、この実施例では、コントロールレジスタ18の
ALDビットに「１」が立っていると、アドレスバス21上
にRAMのアドレス空間のアドレスが出力されても、内蔵R
AM11のアクセスは行なわれない。これにより、スーパバ
イザ状態で使用したRAMのデータを保護することができ
る。 なお、第１図の実施例と同様に、アクセスレベル判定
回路13から出力されるアクセス違反信号AVをCPUに供給
して、アクセスレベル違反をCPU1に知らせることによ
り、その修復および対策処理を行なうようにしてもよ
い。これにより、より高いアクセス保護を行なうことが
できる。 さらに、内蔵RAM11の配置アドレスがそのマイクロプ
ロセッサの持つアドレス空間内で自由に再配置できる機
能を有さないマイクロプロセッサを構成する場合には、
アドレス比較回路17を比較的回路構成の単純なデコード
回路に置き替えることができる。アドレス比較回路17は
アドレスバス21上のアドレスと内蔵RAM11の配置アドレ
スを常に比較しているため、その配置アドレスが変わっ
ても完全に動作可能である。しかし配置アドレスが固定
であるならばより回路規模の小さいデコード回路にて同
一機能を有することが可能である。 なお、上記実施例では、内蔵RAMのアクセスレベルを
設定するためのレジスタもしくはフラグを設け、プログ
ラムによる制御を可能としたが、例えばマイクロプロセ
ッサのピン数に余裕があれば、アクセスレベルを外部か
ら設定するための端子を設けることにより、外部回路に
よるハードウェア制御も可能とすることができる。 また、上記実施例では、内蔵RAMのデータ破壊の防止
について説明したが、マイクロプロセッサに内蔵されて
いるROM（リード・オンリ・メモリ）やPROM（プログラ
マブルROM）、紫外線消去型のEPROM（イレーサブルPRO
M）、電気的に書込み消去可能なEEPROM（エレクトリカ
リEPPROM）等に本発明を適用することによりROMデータ
の秘密保護を図ることができる。 また、上記制御対象となるRAMは、内蔵RAMのみでな
く、外付けRAMであってもよい。 以上説明したように上記実施例においては、CPUがス
ーパバイザ状態で使用したRAM領域をユーザ状態で使用
できるか否かを示すフラグもしくはそのようなビットを
有するレジスタと、このレジスタの内容とステータスレ
ジスタのスーパバイザ／ユーザ状態指示ビットの内容と
に基づいてCPUがユーザ状態でRAMを不当にアクセスした
か否か判定する判定回路とを設け、アクセス違反を起こ
した場合に、違反信号をCPUに送ったりRAMの選択信号を
ネゲート（無効状態に変化）させるようにしたので、CP
Uがスーパバイザ状態でRAMを使用し、そのデータを保持
したい場合には新たに設けたフラグもしくはレジスタ
に、アクセスを禁止する状態がセットされることによ
り、自動的にユーザ状態での対応するRAMのアクセスが
禁止されるという作用により、重要なデータの破壊や読
み出しを防止したり、例外処理等により破壊されたデー
タの修復が行なえるようになり、これによって、システ
ムの信頼性が大幅に向上されるという効果がある。 以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、上記実施例で
はRAMのアクセスレベルを示すレジスタもしくはフラグ
を設け、その状態に応じて内蔵RAMをスーパバイザ状態
のみあるいはスーパバイザ状態とユーザ状態とで使用で
きるようにしているが、同一のアドレス空間を有する内
蔵RAMを２つ設け、アクセスレベルを示すレジスタの内
容に応じていずれか一方のRAMをアクセス可能にして、
スーパバイザ状態で使用したRAMのユーザ状態でのアク
セスを回避してRAMのデータを保護するようにしてもよ
い。ただし、実施例のように内蔵RAMをスーパバイザ状
態とユーザ状態で共用するようにした方がメモリの使用
効率は良い。 以上の説明では主として本発明者によってなされた発
明をその背景となった利用分野であるマイクロプロセッ
サに適用したものについて説明したが、この発明はそれ
に限定されず、同一チップ上にタイマやシリアル通信回
路、DMAコントローラ等が搭載されてなるシグナルチッ
プマイコンやボード型のマイクロコンピュータその他デ
ータアクセスが行なわれる機能を有するデータ処理装置
一般に利用することができる。 ［発明の効果］ 本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば下記のとおりであ
る。 すなわち、スーパバイザ状態とユーザ状態の２つのプ
ログラム実行状態を有するマイクロコンピュータにおい
て、スーパバイザ状態で使用したRAM領域がユーザ状態
で不当にアクセスされて重要なデータが破壊されるのを
防止し、システムの信頼性を向上させることができる。
と下位動作モードを有するデータ処理装置に適用して特
に有効な技術に関し、例えばマイクロコンピュータにお
けるメモリの制御方式に利用して有効な技術に関する。 ［従来の技術］ 従来、例えば［株］日立製作所製16ビットマイクロプ
ロセッサHD68000のように、プログラムの実行状態とし
て、スーパバイザ状態と呼ばれる動作モードと、ユーザ
状態と呼ばれる動作モードを有し、２つの状態のうち常
にいずれか一方の状態で動作するようにされたものが提
供されている（［株］日立製作所1984年９月発行「HMCS
68000 日立マイクロコンピュータシステム HD6800
0,HD68000Y,HD68000PHD,68000PS MPU（Micro Procces
sing Unit）」第52頁参照）。 上記スーパバイザ状態はプログラム実行状態のうち上
位の状態であり、CPU（中央処理部）は全ての命令を使
用し、全てのレジスタをアクセスすることができる。ま
た、ユーザ状態はプログラム実行状態のうち下位の状態
であり、CPUはシステムに重大な影響を与える命令やレ
ジスタを使用することができない。 このように、２つのプログラム実行状態を持つことに
よりマイクロプロセッサは、マルチタスク処理等を効率
良く実行することができる。 なお、上記２つのプログラム実行状態を持つマイクロ
コンピュータでは、通常CPU内部のステータスレジスタ
にスーパバイザ状態かユーザ状態を示すビットが設けら
れ、現在のプログラム実行状態を示すようにされてい
る。 ［発明が解決しようとする問題点］ しかしながら、２つのプログラム実行状態を有するマ
イクロプロセッサに、例えばRAMのようなデータアクセ
スの可能なデバイスを内蔵した場合、以下のような問題
が発生する。 すなわち、内蔵RAM上をCPUがスーパバイザ状態でデー
タ領域として使用した場合、同領域をユーザ状態のとき
にCPUが誤ってアクセスすると、重要なデータが破壊さ
れてしまう恐れがあるというものである。 この発明は上記のような問題点に着目してなされたも
ので、スーパバイザ状態とユーザ状態の２つのプログラ
ム実行状態を有するマイクロコンピュータにおいて、例
えばスーパバイザ状態で使用したRAM領域がユーザ状態
で不当にアクセスされて重要なデータが破壊されるのを
防止し、システムの信頼性を向上させることにある。 この発明の前記ならびにそのほかの目的と新規な特徴
については、本明細書の記述および添附図面から明らか
になるであろう。 ［問題点を解決するための手段］ 本願において開示される発明のうち代表的なものの概
要を説明すれば、下記のとおりである。 すなわち、CPUがスーパバイザ状態で使用したRAM領域
をユーザ状態で使用できるか否かを示すフラグもしくは
そのようなビットを有するレジスタと、このフラグもし
くはレジスタの内容とステータスレジスタのスーパバイ
ザ／ユーザ状態指示ビットの内容に基づいてCPUがユー
ザ状態でRAMを不当にアクセスしたか否か判定する判定
回路とを設け、アクセス違反を起こした場合に、違反信
号をCPUに送ったりRAMの選択信号をディスエーブル（無
効状態に変化）させるようにするものである。 ［作用］ 上記した手段によれば、CPUがスーパバイザ状態でRAM
を使用し、そのデータを保持したい場合には新たに設け
たフラグもしくはレジスタに、アクセスを禁止する状態
をセットすることにより、自動的にユーザ状態での対応
するRAMのアクセスを禁止して重要なデータの破壊や読
み出しを防止し、あるいは例外処理等により破壊された
データの修復を行なえるようにして、システムの信頼性
を向上させるという上記目的を達成することができる。 ［実施例］ 第１図には、本発明を、内蔵RAMを有するマイクロプ
ロセッサに適用した場合の一実施例が示されている。 特に制御されないが、第１図に示されている各回路ブ
ロックは単結晶シリコン基板のような一個の半導体チッ
プ上において形成される。 この実施例のマイクロプロセッサは、マイクロプログ
ラム制御方式の中央処理部CPUを備えている。中央処理
部はマイクロプログラムが格納されたマイクロROM（リ
ード・オンリ・メモリ）１を有し、このマイクロROM1
は、マイクロアドレスデコーダ２によってアクセスさ
れ、マイクロプログラムを構成するマイクロ命令が順次
読み出される。 マイクロアドレスデコーダ２には、命令レジスタ３に
フェッチされたマクロ命令のオペレーションコードに基
づいてマイクロアドレス発生回路４において発生された
アドレスが供給され、これをデコードすることによっ
て、そのマクロ命令を実行する一連のマイクロ命令群の
最初の命令が読み出され、制御用デコーダ５によってデ
コードされて各種レジスタや演算論理ユニット（ALU）
等からなる実行ユニット６等に対する制御信号が形成さ
れる。マクロ命令に対応する一連のマイクロ命令群のう
ち２番目以降のマイクロ命令は直前の読み出されたマイ
クロ命令のネクストアドレスフィールドのコードがマイ
クロアドレスデコーダ２に供給されることにより、前の
マイクロ命令中のネクストアドレスとマイクロアドレス
発生回路４から供給されるアドレスとに基づいて読み出
される。 さらに、CPU内には内部制御状態を示すステータスレ
ジスタSRやシステムスタックポインタSSP、例外処理用
ベクタを再配置可能にするエクセプションベクタベース
レジスタEBR等からなるコントロールレジスタ群７が設
けられている。 また、この実施例のマイクロプロセッサには、CPUの
作業エリアとなる内蔵RAM11の他、特に制限されない
が、リフレッシュ制御やチップ選択制御、ウェイト状態
制御等を行なうメモリコントロール回路12が同一チップ
上に形成されており、これらの回路およびCPUは、アド
レスバス21およびデータバス22を介して互いに接続され
ている。 さらに、この実施例のマイクロプロセッサには、上記
内蔵RAM11のアドレス空間を設定するアドレス設定レジ
スタ16と、アドレスバス21上のアドレスとアドレス設定
レジスタ16に設定されたアドレスを比較して、発生した
アドレスが内蔵RAMをアクセスするものか否か判定する
アドレス比較回路17と、このアドレス比較回路17から出
力される一致信号Ｃを一方の入力信号とするANDゲートG
1およびCPU内のステータスレジスタSRのスーパバイザ／
ユーザ状態を示すビートS/Uの状態信号をインバータINV
1で反転した信号と上記ANDゲートG1の出力信号を入力信
号とするANDゲートG2とからなるアドレスレベル判定回
路13とが設けられている。なお、上記ビットS/Uは
「０」のときがユーザ状態を、「１」のときがスーパバ
イザ状態を示す。また、アドレス比較回路17から出力さ
れる一致信号Ｃは内蔵RAM11に対してはRAMの選択信号CS
として供給される。 そして、特に制限されないが、上記メモリコントロー
ル回路12内に設けられているコントロールレジスタMCR
の１ビットが、ユーザ状態で内蔵RAMをアクセス可能か
否か示すビットALDとして利用されており、このビットA
LDの状態信号が上記アクセスレベル判定回路13を構成す
るANDゲートG1の他方の入力端子に供給されている。特
に制限されないが、上記アクセスレベル指定ビットALD
は、「０」のときにRAMがアクセス可能な状態であるこ
とを、そして「１」のときがアクセス不能であることを
それぞれ示す。 しかも、上記メモリコントロール回路12内のコントロ
ールレジスタMCRは、CPU内のステータスレジスタSRと同
じく、スーパバイザ状態においてのみ使用可能な命令に
よってデータバス22を介して各ビットへの設定が行なえ
るように構成されている。 従って、この実施例のマイクロプロセッサでは、コン
トロールレジスタMCR内のアクセスレベル指定ビットが
「１」に設定され、CPU内のステータスレジスタのビッ
トS/Uが「０」でユーザ状態であることを示していると
きに、アドレスバス11上に内蔵RAMのアドレス空間内の
アドレスが出力されて、アドレス比較回路17からハイレ
ベルの一致信号Ｃが出力されると、ANDゲートG1の出力
がハイレベルになる。これによって、ビットS/Uの状態
信号を反転した信号を入力とするANDゲートG2の出力が
ハイレベルに変化される。この出力信号はCPUの例外処
理回路８に対してアクセス違反信号AVとして供給され
る。 これによって、CPUは内蔵RAMが不当にアクセスされた
ことを知り、例えば、マイクロアドレス発生回路４を制
御して対応する例外処理へ移行するためのトラップルー
チンをマイクロROM1から呼び出して、データを修復する
ための例外処理等を実行し、アクセス前の状態に戻るこ
とができる。 なお、上記例外処理回路８には、ステータスレジスタ
SR内のスーパバイザ／ユーザ状態の指示ビットS/Uから
のの信号が入力され、上記以外の特権違反に対する例外
処理も実行できるようにされている。 このように、上記実施例では、内蔵RAMのアクセスレ
ベル指定ビットALDの状態信号と、CPU内のステータスレ
ジスタSRのスーパバイザ／ユーザ状態を示すビットS/U
の信号の状態に応じて内蔵RAMがアクセス可能か否かを
区別して、アクセス違反信号を形成するようにされてい
る。 第１表は、内蔵RAMをアクセスする場合そのアクセス
が可能であるか否かを示す。 したがって、CPUはスーパバイザ状態で内蔵RAMを使用
し、その中のデータを保持したいときには、コントロー
ルレジスタMCR内のアクセスレベル指定ビットALDに
「１」を立ててからユーザ状態へ移行すればよい。この
ようにすると、ユーザ状態で内蔵RAMが使用されたとき
に、不当にRAMがアクセスされたことを知ることができ
る。一方、内蔵RAMのデータが不要なときはアクセスレ
ベル指定ビットALDを「０」にしておけば、ユーザ状態
で自由に使用することができ、内蔵RAMの容量がたとえ
小さくても有効利用が可能となる。ただし、上記アクセ
ス違反信号AVは、マイクロアドレス発生回路４に供給す
る代わりに、CPU内のコントロールレジスタ群７の中の
一つに違反があったか否か示すビットを設け、そこに
「１」をセットするようにしてもよい。 なお、アドレス設定レジスタ16として、内蔵RAMのア
ドレス空間を示すアドレスの他に、内蔵RAMの一部の領
域を指定できるレジスタを設けるようにしてもよい。こ
のようにすると、スーパバイザ状態で使用するエリアが
内蔵RAMの一部であった場合に、その使用エリアについ
てのみユーザ状態でのアクセスを禁止することができ
る。また、上記実施例では、アクセスレベル指定ビット
ALDをメモリコントロール回路12内のコントロールレジ
スタMCRに設けているが、それに限定されず、アクセス
禁止のための専用のフラグもしくはレジスタを設けるよ
うにしてもよい。 しかも、そのレジスタはCPUの外でも内でもよく、ま
た、ステータスレジスタその他CPU内のコントロールレ
ジスタの空きビットを利用するようにしてもよい。 さらに、アクセスレベル指定ビットを有するレジスタ
は、これをリセット信号Ｒによってリセットもしくはセ
ット状態に設定できるように構成しておくことによっ
て、電源投入直後のイニシャライズ以前に、不当に内蔵
RAMがアクセスされるのを防止することができる。 第２図には、本発明に係るマイクロプロセッサの第２
の実施例が示されている。 上記第１の実施例では、CPUの作業エリアとなる内蔵R
AMをユーザ状態で使用できないようにした場合について
説明したが、この第２の実施例は、マルチタスク処理に
使用されるレジスタバンクがRAMによって構成されてい
る場合において、そのレジスタバンクをユーザ状態で使
用したり使用できないようにしたりするものである。す
なわち、RAMで構成された汎用レジスタ群14は、例えば
各々が16本のレジスタからなる16個のレジスタバンクBN
0〜BN15を有しており、上記レジスタバンクBN0〜BN15の
中から一つを指定するためのレジスタバンク番号指定フ
ィールドを有し、レジスタバンクの切換え制御等を司る
バンクモードレジスタBMRがCPU内のコントロールレジス
タの一つとしてレジスタ群７内に設けられている。そし
て、このバンクモードレジスタBMRの１ビットがアクセ
スレベル指定ビットALDとして使用され、このビットALD
の状態信号が、第１図の実施例と同様に構成されたアク
セスレベル判定回路13のANDゲートG1に入力されてい
る。 また、この実施例では、第１の実施例におけるアドレ
ス設定レジスタ16やアドレス比較回路17が、汎用レジス
タ群14やコントロールレジスタ群７の選択制御を行なう
メモリコントロール回路12内に設けられており、アドレ
スバス21上のアドレスが汎用レジスタ群14のアドレス範
囲に入っていると、メモリコントロール回路12からアド
レス一致検出信号Ｃが上記アクセスレベル判定回路13の
ANDゲートG1に供給されるようになっている。他の構成
は第１図の実施例と同様である。 この実施例においても、バンクモードレジスタBMR内
のアクセスレベル指定ビットに「１」を設定しておくこ
とにより、スーパバイザ状態で使用したレジスタバンク
のユーザ状態におけるアクセスを禁止し、マルチタスク
処理の切換えを円滑かつ安全に行なうことができる。 第３図には、本発明を適用したマイクロプロセッサの
第３の実施例が示されている。 この実施例のマイクロプロセッサではアクセスレベル
指定ビットALDを有するレジスタ18が新たに設けられて
いるとともに、第１図の実施例と同様に構成されたアク
セスレベル判定回路13から出力されるアクセス違反信号
AVを用いて、内蔵RAM11に供給される選択信号CSを強制
的にネゲートして、RAM11のアクセスそのものを禁止す
るようになっている。 すなわち、アドレス比較回路17から出力されるアドレ
ス一致検出信号Ｃと、アクセスレベル判定回路13から出
力されるアクセス違反信号AVをインバータINV2で反転し
た信号とを入力信号とするANDゲートG3が設けられ、こ
のゲートG3の出力が内蔵RAM11に対する選択信号CSとし
て供給されるようにされている。 従って、この実施例では、コントロールレジスタ18の
ALDビットに「１」が立っていると、アドレスバス21上
にRAMのアドレス空間のアドレスが出力されても、内蔵R
AM11のアクセスは行なわれない。これにより、スーパバ
イザ状態で使用したRAMのデータを保護することができ
る。 なお、第１図の実施例と同様に、アクセスレベル判定
回路13から出力されるアクセス違反信号AVをCPUに供給
して、アクセスレベル違反をCPU1に知らせることによ
り、その修復および対策処理を行なうようにしてもよ
い。これにより、より高いアクセス保護を行なうことが
できる。 さらに、内蔵RAM11の配置アドレスがそのマイクロプ
ロセッサの持つアドレス空間内で自由に再配置できる機
能を有さないマイクロプロセッサを構成する場合には、
アドレス比較回路17を比較的回路構成の単純なデコード
回路に置き替えることができる。アドレス比較回路17は
アドレスバス21上のアドレスと内蔵RAM11の配置アドレ
スを常に比較しているため、その配置アドレスが変わっ
ても完全に動作可能である。しかし配置アドレスが固定
であるならばより回路規模の小さいデコード回路にて同
一機能を有することが可能である。 なお、上記実施例では、内蔵RAMのアクセスレベルを
設定するためのレジスタもしくはフラグを設け、プログ
ラムによる制御を可能としたが、例えばマイクロプロセ
ッサのピン数に余裕があれば、アクセスレベルを外部か
ら設定するための端子を設けることにより、外部回路に
よるハードウェア制御も可能とすることができる。 また、上記実施例では、内蔵RAMのデータ破壊の防止
について説明したが、マイクロプロセッサに内蔵されて
いるROM（リード・オンリ・メモリ）やPROM（プログラ
マブルROM）、紫外線消去型のEPROM（イレーサブルPRO
M）、電気的に書込み消去可能なEEPROM（エレクトリカ
リEPPROM）等に本発明を適用することによりROMデータ
の秘密保護を図ることができる。 また、上記制御対象となるRAMは、内蔵RAMのみでな
く、外付けRAMであってもよい。 以上説明したように上記実施例においては、CPUがス
ーパバイザ状態で使用したRAM領域をユーザ状態で使用
できるか否かを示すフラグもしくはそのようなビットを
有するレジスタと、このレジスタの内容とステータスレ
ジスタのスーパバイザ／ユーザ状態指示ビットの内容と
に基づいてCPUがユーザ状態でRAMを不当にアクセスした
か否か判定する判定回路とを設け、アクセス違反を起こ
した場合に、違反信号をCPUに送ったりRAMの選択信号を
ネゲート（無効状態に変化）させるようにしたので、CP
Uがスーパバイザ状態でRAMを使用し、そのデータを保持
したい場合には新たに設けたフラグもしくはレジスタ
に、アクセスを禁止する状態がセットされることによ
り、自動的にユーザ状態での対応するRAMのアクセスが
禁止されるという作用により、重要なデータの破壊や読
み出しを防止したり、例外処理等により破壊されたデー
タの修復が行なえるようになり、これによって、システ
ムの信頼性が大幅に向上されるという効果がある。 以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、上記実施例で
はRAMのアクセスレベルを示すレジスタもしくはフラグ
を設け、その状態に応じて内蔵RAMをスーパバイザ状態
のみあるいはスーパバイザ状態とユーザ状態とで使用で
きるようにしているが、同一のアドレス空間を有する内
蔵RAMを２つ設け、アクセスレベルを示すレジスタの内
容に応じていずれか一方のRAMをアクセス可能にして、
スーパバイザ状態で使用したRAMのユーザ状態でのアク
セスを回避してRAMのデータを保護するようにしてもよ
い。ただし、実施例のように内蔵RAMをスーパバイザ状
態とユーザ状態で共用するようにした方がメモリの使用
効率は良い。 以上の説明では主として本発明者によってなされた発
明をその背景となった利用分野であるマイクロプロセッ
サに適用したものについて説明したが、この発明はそれ
に限定されず、同一チップ上にタイマやシリアル通信回
路、DMAコントローラ等が搭載されてなるシグナルチッ
プマイコンやボード型のマイクロコンピュータその他デ
ータアクセスが行なわれる機能を有するデータ処理装置
一般に利用することができる。 ［発明の効果］ 本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば下記のとおりであ
る。 すなわち、スーパバイザ状態とユーザ状態の２つのプ
ログラム実行状態を有するマイクロコンピュータにおい
て、スーパバイザ状態で使用したRAM領域がユーザ状態
で不当にアクセスされて重要なデータが破壊されるのを
防止し、システムの信頼性を向上させることができる。
【図面の簡単な説明】
第１図は本発明をマイクロプロセッサに適用した場合の
第１の実施例を示すブロック図、 第２図は本発明に係るマイクロプロセッサの第２の実施
例を示すブロック図、 第３図は本発明に係るマイクロプロセッサの第３の実施
例を示すブロック図である。 ７……コントロールレジスタ群、13……アクセスレベル
判定回路、16……アドレス設定レジスタ、17……アドレ
ス比較回路、SR……ステータスレジスタ、S/U……スー
パバイザ／ユーザ状態指示ビット、ALD……アクセスレ
ベル指定ビット。
第１の実施例を示すブロック図、 第２図は本発明に係るマイクロプロセッサの第２の実施
例を示すブロック図、 第３図は本発明に係るマイクロプロセッサの第３の実施
例を示すブロック図である。 ７……コントロールレジスタ群、13……アクセスレベル
判定回路、16……アドレス設定レジスタ、17……アドレ
ス比較回路、SR……ステータスレジスタ、S/U……スー
パバイザ／ユーザ状態指示ビット、ALD……アクセスレ
ベル指定ビット。
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フロントページの続き
(56)参考文献 特開 昭58−109957（ＪＰ，Ａ)
特開 昭60−74059（ＪＰ，Ａ)
特開 昭62−65149（ＪＰ，Ａ)
Claims (1)
- (57)【特許請求の範囲】 １．第１動作モードおよび該第１動作モードに比べて実
行可能な命令が制限された第２動作モードのいずれか一
方の状態で動作する中央処理部と、データ記憶領域と、
上記第２動作モードにおいて上記中央処理部が上記デー
タ記憶領域を使用可能か否かを示すビットを有する制御
用レジスタとが１つの半導体チップ上に形成されてな
り、 上記中央処理部は上記２つの状態のいずれで動作してい
るかを示すビットを有する状態レジスタを備え、 上記制御用レジスタの上記ビットは上記第１動作モード
においてのみ使用可能な命令により設定可能であり、 上記第１動作モードにおいては、上記制御用レジスタの
上記ビットの状態にかかわらず、また、上記第２動作モ
ードにおいては、上記制御用レジスタの上記ビットが上
記データ記憶領域を使用可能であることを示しているこ
とを条件に、上記中央処理部が上記データ記憶領域をア
クセスすることが可能に構成されてなることを特徴とす
るデータ処理装置。 ２．上記中央処理部の持つアドレス空間内での上記デー
タ記憶領域のアドレス範囲を設定可能なアドレス設定レ
ジスタ、及びアドレスバス上のアドレスと上記アドレス
設定レジスタに設定されているアドレスとを比較するア
ドレス比較回路を備え、 該アドレス比較回路から出力される信号、上記状態レジ
スタの上記ビットの状態および上記制御用レジスタの上
記ビットの状態に基づいて上記データ記憶領域の使用が
可能であるか否かを判定するように構成されてなること
を特徴とする特許請求の範囲第１項記載のデータ処理装
置。 ３．上記アドレス比較回路から出力される信号は上記デ
ータ記憶領域に対してアクセス許可信号として供給可能
にされるとともに、上記アドレス比較回路から出力され
る信号、上記状態レジスタの上記ビットの状態および上
記制御用レジスタの上記ビットの状態に基づいて上記デ
ータ記憶領域の使用が可能であるか否か判定するアクセ
スレベル判定回路を備え、該アクセスレベル判定回路か
ら出力される信号によって上記アクセス許可信号が上記
データ記憶領域に対して供給または遮断されるように構
成されてなることを特徴とする特許請求の範囲第２項記
載のデータ処理装置。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62255180A JP3023425B2 (ja) | 1987-10-09 | 1987-10-09 | データ処理装置 |
| DE3853759T DE3853759T2 (de) | 1987-10-09 | 1988-08-08 | Datenprozessor mit zwei Betriebsmoden. |
| EP88307303A EP0312194B1 (en) | 1987-10-09 | 1988-08-08 | Data processor having two modes of operation |
| KR1019880012195A KR970004513B1 (ko) | 1987-10-09 | 1988-09-21 | 데이타 처리장치 |
| US07/254,267 US5305460A (en) | 1987-10-09 | 1988-10-05 | Data processor |
| HK27696A HK27696A (en) | 1987-10-09 | 1996-02-15 | Data processor having two modes of operation |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62255180A JP3023425B2 (ja) | 1987-10-09 | 1987-10-09 | データ処理装置 |
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| Publication Number | Publication Date |
|---|---|
| JPH0196747A JPH0196747A (ja) | 1989-04-14 |
| JP3023425B2 true JP3023425B2 (ja) | 2000-03-21 |
Family
ID=17275149
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62255180A Expired - Lifetime JP3023425B2 (ja) | 1987-10-09 | 1987-10-09 | データ処理装置 |
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| EP (1) | EP0312194B1 (ja) |
| JP (1) | JP3023425B2 (ja) |
| KR (1) | KR970004513B1 (ja) |
| DE (1) | DE3853759T2 (ja) |
| HK (1) | HK27696A (ja) |
Families Citing this family (32)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5282201A (en) * | 1987-12-22 | 1994-01-25 | Kendall Square Research Corporation | Dynamic packet routing network |
| US5055999A (en) | 1987-12-22 | 1991-10-08 | Kendall Square Research Corporation | Multiprocessor digital data processing system |
| US5335325A (en) * | 1987-12-22 | 1994-08-02 | Kendall Square Research Corporation | High-speed packet switching apparatus and method |
| CA2019300C (en) * | 1989-06-22 | 2001-06-12 | Kendall Square Research Corporation | Multiprocessor system with shared memory |
| US5596751A (en) * | 1990-06-05 | 1997-01-21 | Siemens Aktiengesellschaft | Method for processing a user program on a parallel computer system |
| DE4018012A1 (de) * | 1990-06-05 | 1991-12-12 | Siemens Ag | Verfahren zur bearbeitung eines benutzerprogramms auf einem parallelrechnersystem |
| JPH04346127A (ja) | 1991-05-23 | 1992-12-02 | Sony Corp | 電子装置 |
| CA2078312A1 (en) | 1991-09-20 | 1993-03-21 | Mark A. Kaufman | Digital data processor with improved paging |
| US5623665A (en) * | 1992-01-13 | 1997-04-22 | Sony Corporation | Electronic apparatus for patching a read-only memory |
| JP3230262B2 (ja) * | 1992-01-24 | 2001-11-19 | ソニー株式会社 | 電子装置及びその固定情報修正方法 |
| US5208389A (en) * | 1992-04-01 | 1993-05-04 | Ethyl Corporation | Process for high purity tetrabromobisphenol-A |
| JPH06318261A (ja) * | 1992-09-18 | 1994-11-15 | Sony Corp | 電子装置 |
| JP3284614B2 (ja) * | 1992-09-19 | 2002-05-20 | ソニー株式会社 | 電子装置 |
| JP3810805B2 (ja) * | 1992-09-19 | 2006-08-16 | ソニー株式会社 | 情報修正システム |
| US5748981A (en) * | 1992-10-20 | 1998-05-05 | National Semiconductor Corporation | Microcontroller with in-circuit user programmable microcode |
| US5737566A (en) * | 1993-12-20 | 1998-04-07 | Motorola, Inc. | Data processing system having a memory with both a high speed operating mode and a low power operating mode and method therefor |
| US5557743A (en) * | 1994-04-05 | 1996-09-17 | Motorola, Inc. | Protection circuit for a microprocessor |
| JP3563768B2 (ja) * | 1994-05-31 | 2004-09-08 | 株式会社ルネサステクノロジ | Ｒｏｍプログラム変更装置 |
| US5737760A (en) * | 1995-10-06 | 1998-04-07 | Motorola Inc. | Microcontroller with security logic circuit which prevents reading of internal memory by external program |
| JP4312272B2 (ja) * | 1995-10-06 | 2009-08-12 | モトローラ・インコーポレイテッド | 内部メモリへのアクセスを制限するマイクロコントローラ |
| GB0005535D0 (en) * | 2000-03-09 | 2000-04-26 | Smiths Industries Plc | Processing systems |
| JP3710671B2 (ja) | 2000-03-14 | 2005-10-26 | シャープ株式会社 | １チップマイクロコンピュータ及びそれを用いたｉｃカード、並びに１チップマイクロコンピュータのアクセス制御方法 |
| JP4547771B2 (ja) * | 2000-04-28 | 2010-09-22 | ソニー株式会社 | 情報処理システム、情報処理方法、情報処理装置 |
| JP2002215460A (ja) * | 2001-01-15 | 2002-08-02 | Hitachi Kokusai Electric Inc | 情報端末 |
| JP2002342166A (ja) * | 2001-05-15 | 2002-11-29 | Fujitsu Ltd | 情報処理装置及びアクセスレベル制御方法 |
| US6976160B1 (en) * | 2002-02-22 | 2005-12-13 | Xilinx, Inc. | Method and system for controlling default values of flip-flops in PGA/ASIC-based designs |
| CN1322385C (zh) * | 2002-08-13 | 2007-06-20 | 诺基亚有限公司 | 用于提供数据安全性的电路系统和方法 |
| DE102004003323A1 (de) * | 2004-01-22 | 2005-08-18 | Infineon Technologies Ag | Halbleiterspeichervorrichtung und Schaltungsanordnung |
| DE102004048945B4 (de) * | 2004-10-07 | 2007-10-11 | Nec Electronics (Europe) Gmbh | Systemüberwachungseinheit |
| US8533777B2 (en) * | 2004-12-29 | 2013-09-10 | Intel Corporation | Mechanism to determine trust of out-of-band management agents |
| EP1801700B1 (en) * | 2005-12-23 | 2013-06-26 | Texas Instruments Inc. | Method and systems to restrict usage of a DMA channel |
| WO2013101059A1 (en) * | 2011-12-29 | 2013-07-04 | Intel Corporation | Supervisor mode execution protection |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE28109E (en) * | 1969-02-28 | 1974-08-13 | Selective data handling apparatus | |
| US3828327A (en) * | 1973-04-30 | 1974-08-06 | Ibm | Simplified storage protection and address translation under system mode control in a data processing system |
| US4393459A (en) * | 1980-07-17 | 1983-07-12 | International Business Machines Corp. | Status reporting with ancillary data |
| JPS57174755A (en) * | 1981-04-21 | 1982-10-27 | Toshiba Corp | 1-chip microprocessor |
| JPS58109957A (ja) * | 1981-12-23 | 1983-06-30 | Nec Corp | シングルチツプマイクロコンピユ−タシステム |
| US4519032A (en) * | 1982-06-09 | 1985-05-21 | At&T Bell Laboratories | Memory management arrangement for microprocessor systems |
| JPS5914062A (ja) * | 1982-07-15 | 1984-01-24 | Hitachi Ltd | 二重化共有メモリ制御方法 |
| JPS6074059A (ja) * | 1983-09-30 | 1985-04-26 | Fujitsu Ltd | 記憶装置アクセス制御方式 |
| US4825358A (en) * | 1985-04-10 | 1989-04-25 | Microsoft Corporation | Method and operating system for executing programs in a multi-mode microprocessor |
| JPS6265149A (ja) * | 1985-09-14 | 1987-03-24 | Casio Comput Co Ltd | メモリ管理ユニツト書き換え方式 |
| US4887204A (en) * | 1987-02-13 | 1989-12-12 | International Business Machines Corporation | System and method for accessing remote files in a distributed networking environment |
-
1987
- 1987-10-09 JP JP62255180A patent/JP3023425B2/ja not_active Expired - Lifetime
-
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