KR100298620B1 - 컴퓨터시스템의i／o어드레스공간으로매핑된레지스터에대한액세스제어시스템 - Google Patents

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Abstract

컴퓨터 시스템(18)의 입력/출력(I/O)으로 매핑된 레지스터(60)에 액세스를 제공하는 방법이 설명된다. 컴퓨터 시스템(18)은 시스템 관리 모드(SMM)에서 동작가능한 프로세서(20)를 포함하며, 프로세서(20)는 전용 시스템 관리 메모리 공간인, 실제 모드, 보호 모드 및 가상 8086 모드에 액세스한다. 이 방법은 I/O로 매핑된 레지스터(60)에서 액세스 요구를 먼저 수신하는 단계를 포함한다. 이후 I/O로 매핑된 레지스터(60)와 연관된 논리 회로(64)는 프로세서(20)의 컴퓨터 관리 인터럽트 긍정 응답(SMIACT#) 출력의 상태를 조사함으로써 프로세서(20)가 SMM에서 동작하는지 여부를 결정한다. 프로세서(20)가 SMM에서 동작한다고 논리 회로(64)가 결정하면, 우선, 프로세서(20)에 의해 제한없는 유형의 액세스가 I/O로 매핑된 레지스터(60)에 제공된다. 대체하여, 프로세서(20)가 SMM에서 동작하지 않는다고 논리 회로(64)가 결정하면, 두 번째로, 프로세서(20)에 의해 제한있는 유형의 액세스가 I/O로 매핑된 레지스터(60)에 제공된다. 제한없는 형태의 액세스가 프로세서(20)에 제공되면, 프로세서는, 전용 시스템 관리 메모리 어드레스 공간에 저장된 코드의 지시에 따라, I/O로 매핑된 레지스터(60)의 내용에 대한 동작을 수행한다.

Description

컴퓨터 시스템의 Ｉ／Ｏ 어드레스 공간으로 매핑된 레지스터에 대한 액세스 제어시스템{SYSTEM FOR CONTROLLING ACCESS TO A REGISTER MAPPED TO AN I/O ADDRESS SPACE OF A COMPUTER SYSTEM}
I/O 어드레스 공간에 매핑된 레지스터(즉, I/O에 매핑된 레지스터)는 컴퓨터 시스템과 주변장치를 상호연결하는 인터페이스내에 보통 위치한다. I/O로 매핑된 레지스터는 버스 브리지와 같은 컴퓨터 시스템내의 다수의 다른 기능 유닛에 또한 위치할 수 있고, 데이퍼 버퍼링, 상태 지시와 제어 및 환경설정 기능을 포함하여 다수의 기능이 이용될 수 있다.
I/O로 매핑된 레지스터는 수많은 방식으로 그 내용이 파괴되거나 변경되는 영향을 받기쉽다. 예를 들어, 위험하고 오동작 프로그램, 바이러스 프로그램 또는 운영체제 자신도 비합법적인 방법으로 I/O로 매핑된 레지스터의 내용을 변경시킬 수 있다. I/O로 매핑된 레지스터의 내용의 파괴는 컴퓨터 시스템의 기능, 그리고 컴퓨터 시스템의 주변장치와 부품의 보전에 상당히 심각한 결과를 가져올 수 있다.제어 또는 환경설정 기능을 수행하는 I/O로 매핑된 레지스터의 내용이 변경될 때 이러한 약점은 특히 심각하다. 적어도, 레지스터의 내용 파괴는 소프트웨어 불량으로 될 수 있다. I/O로 매핑된 레지스터가 전원관리와 관련된 값을 저장하는 것과 같은 최악의 경우, 레지스터 내용의 파괴로 인해 프로세서는 과열되어 타버릴 수 있다. 이러한 최악의 경우는 컴퓨터 시스템 하드웨어 및 소프트웨어, 그리고 컴퓨터 시스템 사용자의 안전의 보전에 상당한 위협을 가져온다. I/O로 매핑되는 레지스터의 약점으로 인해 바이러스 프로그램 사용자는 밝혀지지 않은 고장과 파괴를 가져오는 바이러스 프로그램을 컴퓨터 시스템에 기록하는 기회를 갖게된다.
I/O로 매핑된 레지스터에 대한 액세스 보호를 제공하는 종래 기술의 방법은, 잠금/잠금해제 값이 I/O로 매핑된 레지스터와 연관된 전용 잠금 레지스터에 기록되는 잠금 메카니즘 제공을 포함한다. I/O로 매핑된 레지스터의 액세스에 앞서, 잠금 레지스터를 조사함으로써, I/O로 매핑된 레지스터에 액세스할 수 있는지를 결정하는 보호 알고리즘이 수행된다. 이 방법은 비교적 오동작 프로그램으로 I/O로 매핑된 레지스터에 액세스하려는 시도에 대해 효과적으로 보호되지만, 바이러스 프로그램과 같은 영리한 적에 대해서는 충분히 보호되지 못한다. 예를 들어, 바이러스 프로그램은 잠금 레지스터에 대한 액세스를 얻고 잠금 레지스터를 다시 기록하며, 또는 보호 알고리즘을 공격하거나 우회할 수 있다.
캘리포니아주 산타 클라라에 있는 인텔 회사에 의해 개발된 마이크로프로세서 아키텍쳐(즉, 인텔 아키텍쳐)는 I/O로 매핑된 레지스터에 대한 보호 메카니즘을또한 제공한다. 이 보호 메카니즘의 상세한 것은 1994년에 발행된 "펜티엄R프로세서 사용자 매뉴얼, 제 3권: 아키텍쳐 및 프로그래밍 매뉴얼"의 12-1 내지 12-8페이지, 그리고 15-5 내지 15-9페이지에 있다. 특히, 인텔 아키텍쳐는 2개의 I/O 액세스 보호 메카니즘에 대한 대비를 한다. 이 2개의 보호 메카니즘으로, 보호 메카니즘이 다양한 보호 요구사항을 만족시키는지를 결정하기 위해 I/O 액세스는 어드레스 번역과 함께 검사된다.
제1 I/O 보호 메카니즘은 소위 보호 링 모델이라는 0에서 3까지의 4개의 특권 레벨을 인식한다. 프로세서에 의해 수행되는 프로그램은 CS 세그먼트 레지스터의 하위 2비트에 저장되는 현재 특권 레벨(CPL)이라는 특권 레벨을 갖는다. 응용 프로그램에 의한 IN과 OUT과 같은 I/O 구조에 대한 액세스는 입력/출력 보호 레벨(IOPL)에 의해 제어되고, 응용 프로그램이 I/O 구조에 정당하게 액세스할 수 있는지를 결정하기 위해 입력/출력 보호 레벨은 CPL과 비교된다. 특권 레벨(3)을 갖는 하위 특권의 장치 드라이버와 응용 프로그램에 의해 I/O 구조에 대한 액세스를 막는 한편, 이 보호 메카니즘으로 인해 특권 레벨(0)을 갖는 운영 시스템과 특권 레벨(1)을 갖는 장치 드라이버는 일반적으로 I/O 구조에 액세스할 수 있다. 그러나, 특권 레벨(0)을 가지려는 바이러스 프로그램, 또는 특권 레벨(1)을 갖는 기록이 불량한 장치 드라이버에 대해 이 보호 메카니즘은 효과적이지 못하다.
제2 I/O 보호 메카니즘은 I/O 어드레스 공간으로 매핑된 개별 레지스터에 대한 액세스를 제어하는 I/O 허가 비트맵을 제공한다. 이 보호 메카니즘은 상기 설명한 잠금 메카니즘의 구현이다. 즉, 비트맵의 각 비트는 I/O 레지스터 바이트와 상응하고, I/O로 매핑된 레지스터에 액세스하기 전에 관련 비트는 프로세서에 의해 시험받는다. 그 시험비트가 설정되면, 일반 보호 에러가 발생한다. 반면에, 시험비트가 설정되지 않으면, I/O 동작은 진행될 수 있다. 그러나, 이 보호 메카니즘에는 잠금 메카니즘과 관련되어 상기 설명한 불완전한 점이 있다.
상기 보호 메카니즘에는 I/O 어드레스 공간으로의 어떠한 액세스도 거절하거나 또는 완전한 액세스를 제공하는 단점이 또한 있다. 이러한 전체 아니면 전체거부 접근방식은 유연하지 못하며, I/O로 매핑된 레지스터에 제공될 보호 레벨의 변하는 정도 또는 레벨이 허가되지 않는다.
마지막으로, 보호 문제와는 별도로, I/O로 매핑된 레지스터를 유연하게 사용하는 것이 보다 바람직하다. 그런 레지스터는 단일 기능을 실행하는 것으로 특히 제한되며, 컴퓨터 시스템의 동작상태에 의존하여 어떠한 상황에서 충분히 이용되지 못하는 자원을 포함할 수 있고, 한편 또다른 상황에서 I/O로 매핑된 레지스터에 의해 제공되는 자원 저장영역이 존재할 수 있다.
발명의 개요
본 발명의 제 1 양태에 따라, 컴퓨터 시스템의 입력/출력(I/O)으로 매핑된 레지스터에 액세스를 제공하는 방법이 제공되며, 컴퓨터 시스템은 적어도 제 1 및 제 2 동작모드에서 동작가능한 프로세서를 포함한다. 이 방법은 먼저 I/O로 매핑된 레지스터에 대한 액세스 요구를 수신하는 단계를 포함한다. 이후 I/O로 매핑된 레지스터와 연관된 논리 회로는, 프로세서가 시스템 관리 모드(SMM)일 수 있는 제 1모드에서 동작하는지 여부를 결정한다. 프로세서가 제1 모드에서 동작한다고 논리 회로가 결정하면, 먼저, 프로세서에 의해 I/O로 매핑된 레지스터에 대한 제한없는 형태의 액세스가 제공된다. 대안으로, 프로세서가 제 2 모드에서 동작한다고 논리 회로가 결정하면, 프로세서에 의해 I/O로 매핑된 레지스터에 대한 제한있는 형태의 액세스가 제공된다. 제1 모드이면, 제한없는 형태의 액세스가 프로세서로 제공되고, I/O로 매핑된 레지스터의 내용에 따라 전용 시스템 관리 메모리 어드레스 공간에 저장된 코드지시로 동작을 수행한다.
제1 유형의 액세스를 제공하는 단계는 적어도 I/O로 매핑된 레지스터에 대한 판독 액세스를 제공하는 단계를 포함할 수 있고, 제 2 유형의 액세스를 제공하는 단계는 I/O로 매핑된 레지스터에 대한 액세스를 방지하는 단계를 포함할 수 있다. 대안으로, 제 1 유형의 액세스를 제공하는 단계는 I/O로 매핑된 레지스터에 대한 판독 및 기록 액세스를 제공하는 단계를 포함할 수 있고, 제 2 유형의 액세스를 제공하는 단계는 I/O로 매핑된 레지스터에 대한 판독 액세스만을 제공하는 단계를 포함할 수 있다.
본 발명의 제 2 양태에 따라, 컴퓨터 시스템내의 입력/출력(I/O) 어드레스 공간에 매핑된 레지스터에 대한 액세스를 제어하는 방법이 제공된다. 컴퓨터 시스템은, 메모리 어드레스 공간, I/O 어드레스 공간, 및 시스템 관리 모드(SMM) 메모리 어드레스 공간을 정의한다. 컴퓨터 시스템은, 프로세서가 SMM 메모리 어드레스 공간에 액세스하는 시스템 관리 모드(SMM)에서 동작가능한 프로세서를 더 포함한다. 이 방법은 프로세서에서 시스템 관리 요구를 수신하고, 이후 시스템 관리 요구를 수신하는 응답에 따라 프로세서를 시스템 관리 모드에 있게 할 것이 필요하다. 따라서, 프로세서에는 I/O 매핑된 레지스터에 대한 제 1 유형의 액세스가 제공되며, 레지스터의 내용으로 동작을 수행한다. 이후 프로세서는 시스템 관리 모드로부터 벗어나고 I/O 매핑된 레지스터에 대한 제2 유형의 액세스가 제공된다.
본 발명의 제 3 양태에 따라, 컴퓨터 시스템에서 사용하는 인터페이스 장치가 제공된다. 컴퓨터 시스템은 제 1 및 제 2 동작 모드에서 동작가능하다. 인터페이스 장치는, 입력/출력(I/O) 어드레스 공간으로 매핑된 레지스터, 레지스터를 식별하는 어드레스 데이터를 수신하기 위한 입력을 갖는 디코더, 레지스터에 선택신호를 제공하기 위한 출력, 및 컴퓨터 시스템이 제 1 모드에서 동작할 때 레지스터에 대한 제1 유형의 액세스를 제공하도록 구성되고 제 1 모드에서 동작하지 않을 때 레지스터에 대한 제2 유형의 액세스를 제공하도록 구성된 논리 회로를 포함한다.
본 발명은 상기 설명한 인터페이스 장치를 포함하는 컴퓨터 시스템으로 연장된다. 본 발명의 한 특성은 다음에 따르는 상세한 설명과 첨부된 도면으로부터 명백히 나타날 것이다.
본 발명은 첨부된 도면을 예로서 도시되며, 같은 부재는 동일한 요소를 나타낸다.
본 발명은 컴퓨터 시스템에 관한 것이다. 보다 상세하게, 본 발명은, 특히 레지스터를 보호하기 위해, 컴퓨터 시스템의 입력/출력(I/O) 어드레스 공간에 매핑된 레지스터에 대한 액세스를 제어하는 방법 및 장치에 관한 것이다.
도 1은 프로세서 동작의 다양한 모드를 도시하는 상태도.
도 2는 본 발명이 실현되는 컴퓨터 시스템을 도시하는 블록도.
도 3A는 프로세서가 시스템 관리 모드에서 동작하지 않을 때 프로세서 어드레스 공간을 도시하는 블록도.
도 3B는 프로세서가 시스템 관리 모드에서 동작할 때 프로세서 어드레스 공간을 도시하는 블록도.
도 4는 본 발명에 따라 액세스를 제어하는 장치를 I/O로 매핑된 레지스터에 통합하는 컴퓨터 시스템을 도시하는 블록도.
도 5는 본 발명에 따라 I/O로 매핑된 레지스터에 대한 액세스를 제어하는 회로 장치의 제 1 실시예를 도시하는 블록도.
도 6은 본 발명에 따라 I/O로 매핑된 레지스터에 대한 액세스를 제어하는 회로 장치의 제 2 실시예를 도시하는 블록도.
도 7은 본 발명에 따라 I/O로 매핑된 레지스터에 대한 액세스를 제어하는 회로 장치의 제 3 실시예를 도시하는 블록도.
도 8은 본 발명에 따라 I/O로 매핑된 레지스터에 대한 액세스를 제어하는 방법의 일실시예를 도시하는 흐름도.
도 9는 I/O로 매핑된 레지스터에 대한 제한없는 액세스를 프로세서가 얻는 방법의 일실시예를 도시하는 흐름도.
도 10은 본 발명에 따라 시스템 관리 임의 액세스 메모리(SMRAM)를 도시하는 블록도.
도 11A는 종래 기술의 컴퓨터 시스템의 프로세서에 의해 액세스된 어드레스 공간을 도시하는 블록도.
도 11B는 본 발명을 통합하는 컴퓨터 시스템의 프로세서에 의해 액세스된 어드레스 공간을 도시하는 블록도.
컴퓨터 시스템의 입력/출력(I/O) 어드레스 공간에 매핑된 레지스터에 대한 액세스를 제어하는 방법 및 장치가 설명된다. 다음에 따르는 설명에서, 예를 들기위해, 본 발명을 완전히 이해하도록 수많은 특정한 설명이 있다. 그러나, 본 발명이 이러한 특정한 설명없이 수행될 수 있다는 것은 당 기술에 숙련된 당업자에게는 명백할 것이다.
I/O 어드레스 공간
어떤 프로세서 구조를 사용하는 컴퓨터 시스템은 2개의 다른 어드레스 공간, 즉 메모리 어드레스 공간 및 I/O 어드레스 공간을 제공한다. I/O 인터페이스 및 다른 기능 유닛내의 레지스터는 I/O 어드레스 공간으로 매핑되고, I/O에 매핑된 레지스터라 불린다. 일반적으로, I/O 포트는 자신과 관련된 전용 I/O로 매핑된 레지스터를 갖는다. 그러나, 레지스터와 포트사이에 데이터를 관리하는 적절한 회로가 제공된다면, 2개 이상의 I/O로 매핑된 레지스터는 공통 포트를 공유할 수 있다. I/O로 매핑된 레지스터는 컴퓨터 시스템내에서 데이터 버퍼링, 상태와 환경설정 표시, 및 제어 기능과 같은 수많은 기능을 수행할 수 있다.
일실시예에서, 컴퓨터 시스템으로 인해 I/O 포트는 2가지 방식, 즉 I/O 포트가 메모리 어드레스 공간에 있는 메모리로 매핑된 I/O 동작을 통한 방식, 그리고 I/O 명령을 사용하여 액세스되는 개별 I/O 어드레스 공간을 통한 방식으로 주소지정될 수 있다. 이들 I/O 명령은 IN 및 OUT 명령을 포함한다.
시스템 관리 모드
컴퓨터 시스템의 프로세서는 수많은 상이한 모드에서 동작하도록 설계될 수 있고, 다양한 특성과 기능이 사용가능하게 또는 불능으로 된다. 이 특성을 사용가능하게 하거나 사용하지 않는 것은 성능 최적화, 기존 제품과의 호환성 및 기능 투과성등을 충분히 고려함으로써 결정된다. 예를 들어, 캘리포니아주 산타클라라에 있는 인텔 회사에 의해 제조된 펜티엄R프로세서는 도 1에 도시된 4개의 모드중 어느 것에서도 동작할 수 있다. 즉:
1. 실제 어드레스 모드(10);
2. 보호 모드(12);
3. 가상 8086 모드(14); 및
4. 시스템 관리 모드(SMM;16)
이런 모드는 종래 기술에서 공지되어 있다.
SMM(16)은 응용 소프트웨어와 운영 시스템에 대해 투과성있는(transparent) 방식으로 전원 관리 및 보안과 같은 고수준 시스템 기능을 제공한다. 예를 들어, 소정의 시간동안 주변장치가 유휴된 후에 주변장치의 전원을 끊는 코드는 전용 SMM 어드레스 공간에, 즉 시스템 관리 임의 액세스 메모리(SMRAM)에 저장된다. 프로세서가 SMM(16)에 들어갈때 이 코드는 액세스될 수 있고, 운영 시스템, 장치 드라이버 및 응용 소프트웨에 대해 완전히 투과성있게 실행될 수 있다. 응용 및 운영 시스템 소프트웨어 개발자가 그러한 전원 관리 특성을 통합하는 소프트웨어를 개별화할 필요가 없어진다.
도 2에 대해서, SMM(16)에서 동작하고 본 발명이 이용될 수 있는 컴퓨터 시스템(18)이 도시된다. 컴퓨터 시스템(18)은 주요 구성요소로서 프로세서(20), 호스트 버스(22), 호스트 브리지(24), 메인 메모리(26), 중간 버스(28), 확장 브리지(30) 및 확장 버스(32)를 구비한다.
프로세서(20)는 신호를 처리하고, 계산 및 제어 동작을 수행한다. 호스트 브리지(24)는 호스트 버스(22)와 중간 버스(28)사이에 인터페이스를 제공한다. 일실시예에서, 중간 버스(28)는 주변 구성요소 인터페이스(PCI) 버스이고, 1995년 6월 1일에 발행된 2.1 고정판의 주변 구성요소 인터페이스(PCI) 로컬 버스 명세에 따라 동작한다. 확장 브리지(30)는 중간 버스(28)와 확장 버스(32)사이에 인터페이스를 제공하고, 중간 버스 중재자(도시되지 않음)에 의해 조사된다. 일실시예에서, 확장버스(32)는 업계 표준 아키텍쳐(ISA) 또는 확장된 업계 표준 아키텍쳐(EISA) 버스이다.
호스트 브리지(24)는 메인 메모리(26)에 대한 액세스를 제어하는 메모리 제어기(34)를 통합한다. 입력/출력(I/O) 장치 또는 확장 브리지일 수 있는 PCI 장치(36.1)는 인터페이스(39)를 통해 중간 버스(28)에 연결된다. I/O 장치의 예는 공지되어 있으며 소형 컴퓨터 시스템 인터페이스(SCSI) 제어기, 개인용 컴퓨터 메모리 카드 국제협회(PCMCIA) 인터페이스 및 키보드 제어기를 포함할 수 있다. 그래픽 제어기(36.2)는 인터페이스(39)를 통해 중간 버스(28)에 또한 연결된다. 확장버스 마스터(40.1)와 확장 버스 슬레이브(40.2)는 인터페이스(41)를 통해 확장 버스(32)에 연결된다. 예를 들어, 확장 버스 마스터(40.1)는 직접 메모리 액세스(DMA) 제어기일 수 있다. 확장 버스 슬레이브(40.2)는 플로피 디스크 드라이브일 수 있다.
인터페이스(39 및 41)는 수많은 레지스터(도시되지 않음)를 포함하고, 데이터 버퍼링, 제어 그리고 상태 레지스터, 및 적절한 디코딩 논리(도시되지 않음)를 포함하며, 이후에 상세히 설명될 것이다. 확장 브리지(30)는 중간 버스(28)와 확장 버스(32)사이에 인터페이스를 제공한다. 확장 브리지(30)는 상기 설명한 형태의 레지스터와 디코딩 논리를 또한 포함한다. 따라서, 이 명세의 목적에 따라, 인터페이스 장치라는 용어는 (인터페이스(39와 41)와 같은) 주변장치와 컴퓨터 시스템사이의 인터페이스를 (확장 브리지(30)와 같은) 버스 브리지에 제공하는 인터페이스를 언급하기위해 사용될 것이다. 게다가, 인터페이스 장치는 컴퓨터 시스템 또는 주변장치내로 통합될 수 있고, 또는 별개의 기능 유닛일 수 있다.
도 2에 도시된 바와같이, 확장 브리지(30), 그래픽 제어기(36.2), PCI 장치(36.1), 확장 버스 마스터(40.1), 및 확장 버스 슬레이브(40.2)는 시스템 관리 인터럽트(SMI#) 신호(42)를 제공하기 위해 프로세서(20)에 연결된다. SMI# 신호(42)는 다른 마스크 불가능 인터럽트를 포함하여 다른 모든 인터럽트보다 더 높은 우선순위를 갖는 마스크 불가능 인터럽트이다. 프로세서(20)는 시스템 관리 인터럽트 긍정응답(SMIACT#) 신호(44)를 제공하기위해 메모리 제어기(34)에 연결되고, SMIACT# 신호(44)는 SMI# 신호(42)의 표명에 응답하여 표명된다. 각 신호뒤의있는 # 명칭은 신호가 로우에서 액티브상태임을 나타내고, 따라서 로위 변환에 의해 표명된다. 어떠한 주변장치, 버스 브리지, 전원 관리 회로 또는 보안 회로는 SMI# 신호를 제공하기위해 프로세서(20)에 연결될 수 있다는 것이 이해될 것이다.
SMI# 신호(42)가 표명될 때, 프로세서(20)는 긍정 응답하여, 프로세서의 다음 액세스는 시스템 관리 임의 액세스 메모리(SMRAM;50)에 대한 액세스가 되는 것을 메모리 제어기에 알리기위해 SMIACT# 신호(44)를 표명한다. 도 3A는 SMM으로 들어가기 전의 프로세서 어드레스 공간(46)을 도시하는 반면, 도 3B는 SMIACT# 신호(44)의 표명후 프로세서 어드레스 공간(48)을 도시한다. 도 3B에 도시된 바와같이, SMRAM(50)은 프로세서 어드레스 공간(48)의 어드레스 범위로 매핑된다. 장치에 의해 SMI# 신호(42)의 표명후, 프로세서(20)는 현저한 데이터 기록 동작의 완료를 위해 대기하고, 레지스터 상태정보를 SMRAM(50)에 저장한다. 이후 프로세서는 내부 레지스터를 초기 SMM 상태 조건으로 설정함으로써 SMM(16)으로 들어가고, SMRAM(50)내의 소정의 입구에 저장되어 있는 SMI 핸들러(도시되지 않음)의 수행을 시작한다. 프로세서(20)는 완전 I/O 어드레스 공간, 및 완전 메모리 어드레스 공간에 액세스할 수 있다. SMI 핸들러가 호출될 때, SMI 핸들러는 SMI# 신호(42)의 특성과 소스를 측정하기위해 우선 상태 벡터를 조사할 것이다. 요구의 특성과 소스를 식별한 후, SMI 핸들러는 요구를 어드레싱하고 서비스를 제공하는 SMM 루틴을 수행한다. SMI# 신호(42)는 수많은 이유를 갖는 수많은 장치에 의해 표명될 수 있고, 가장 흔한 요구는 아래와 같다:
(a) 유휴 장치를 파워 다운한다.
(b) 액세스가 필요한 장치를 파워 업한다.
(c) 컴퓨터 시스템(18)과 주변장치사이의 호환성을 갖기위해 레지스터내에서 데이터 포맷을 변경한다.
(d) 운영 시스템에 의해 서비스받을 수 없는 이동 계산 기능(즉, 도킹 기능)을 서비스한다.
(e) 클록과 발진기를 조절한다.
(f) 컴퓨터 시스템용 상태 정보를 저장한다.
(g) 컴퓨터 시스템을 파워 다운한다.
컴퓨터 설계에 의존하는 다른 기능도 또한 SMI# 신호(42)의 표명을 가져올 수 있다. SMI 핸들러가 적절한 SMM 루틴을 수행했을 때, 시스템 관리로부터의 리턴(RSM) 지시가 발생되고, SMM의 입구에 저장된 프로세서 상태는 재저장된다. 따라서, SMM(16)은 컴퓨터 시스템(18)내의 시스템 관리 기능을 서비스하는 투명하고 편리한 방식을 제공한다.
장치 설명
도 4에서, 본 발명의 일실시예를 통합하는 컴퓨터 시스템(18)이 도시된다. 복수의 레지스터(60.1 내지 60.3)를 포함하는 확장 브리지(30)가 도시되며, 이 레지스터(60.1 내지 60.3)는 데이터 버퍼링, 상태 표시 및 다양한 제어 기능을 포함하여 수많은 기능을 수행하도록 구성된다. 확장 브리지(30)는, 중간 버스(28)로부터 어드레스와 제어 정보를 수신하고 컴퓨터 시스템(18)내의 프로세서(20) 또는 또다른 장치에 의해 액세스를 하기 위해 레지스터(60.1 내지 60.3)중 한 개를 선택하도록 연결된 디코더(62)를 또한 포함한다. 확장 브리지(30)내에 포함되고 프로세서(20)로부터 SMIACT# 신호(44)를 수신하도록 연결되는 논리 회로(64)가 또한 도시된다. 따라서, SMIACT# 신호(44)를 감시함으로써, 논리 회로(64)는 프로세서(20)가 SMM(16)으로 들어갈 때를 감지할 수 있다.
프로세서(20)가 SMM(16)내에 있을 때를 논리 회로(64)가 검출할 때 논리 회로(64)는 제 1 유형의 액세스를 레지스터(60.1 내지 60.3)에 제공하고, 프로세서(20)가 SMM(16)내에 있지 않을 때(즉, 실제 어드레스, 보호 또는 가상 8086 모드에 있을 때)를 논리 회로(64)가 검출할 때 논리 회로(64)는 레지스터(60.1 내지 60.3)에 대한 제 2 유형의 액세스를 제공하는 기능을 갖는다. 보다 상세하게, 프로세서(20)가 SMM(16)에 있는 것으로 검출될 때 논리 회로(64)로 인해 레지스터(60.1 내지 60.3)에 대한 완전 판독/기록 액세스가 가능하고, 프로세서가 SMM(16)내에 있지 않을 때 레지스터(60.1 내지 60.3)에 대한 액세스가 금지되거나 방해된다. 도 4는 상기 설명한 기능을 얻기위해 디코더(62)로 입력을 제공하며 디코더(62)에 연결되는 논리 회로(64)를 도시한다. 그러나 논리 회로(64)가 디코더(62)내로 통합되거나, 또는 프로세서(20)가 SMM(16)내에 있을 때 디코더(62)로부터 선택 신호를 게이트로 제어하기위해 디코더(62)의 하류에 대체하여 위치할 수 있다는 것이 이해될 것이다.
게다가, 논리 회로(64)에 의해 이용되는 제 1 유형의 액세스는 완전 판독/기록 액세스일 필요가 없고, 제 2 유형의 액세스는 완전 액세스 블록일 필요가 없다. 예를 들어, 제 1 유형의 액세스는 판독 액세스일 수 있고, 특정 레지스터에 대한완전한 액세스 블록을 제공하는 제 2 유형의 액세스와 한쌍을 이룰 수 있다. 대체하여, 제 1 유형의 액세스는 완전 판독/기록 액세스일 수 있고, 레지스터에 대해 판독 액세스만을 가능하게 하는 제 2 유형의 액세스와 한 쌍을 이룰 수 있다.
상기 설명한 제 1 및 제 2 액세스 유형는, 프로세서(20)가 SMM(16)내에 있지 않을 때 레지스터에 대한 액세스를 단순히 제한하거나 또는 전체적으로 막음으로써 레지스터에 대한 보호가 변하는 정도를 제공하는 것에 효과적이다. 따라서, 상기 설명한 장치는, 다른 방식으로 레지스터(60)의 내용을 불법으로 변경하고 액세스할 수 있는 오동작 프로그램, 바이러스 프로그램, 또는 동작 시스템 커널에 대해 단순하지만 효과적인 보호를 제공한다. 그런 레지스터에 저장된 데이터 파손은 컴퓨터 시스템내의 실제 장치, 소프트웨어, 및 데이터 보전에 대하여 심각한 암시를 가질 수 있기에, 상기 설명한 바와같이 레지스터(60)에 제공되는 안전한 보호는, 레지스터(60.1 내지 60.3)의 어떠한 한 개라도 전원 관리 및 시스템 구성을 목적으로 사용될 때 특히 유익하다.
제 1 및 제 2 유형의 액세스는 레지스터(60)에 대한 액세스와 관련될 필요가 없으나, 레지스터(60) 자신이 동작하는 방식과 관련될 수 있다. 예를 들어, 논리 회로(64)에 의해 이용가능한 제 1 유형의 액세스는 직렬 포트로서 레지스터(60.1)에 대한 액세스를 돕는 것일 수 있고, 제 2 유형의 액세스는 병렬 포트로서 레지스터(60.1)에 대한 액세스를 가능하게 하는 것일 수 있으며, 또는 그 반대일 수 있다.
도 5 내지 도 7은 I/O로 매핑된 레지스터에 대한 제 1 및 제 2 유형의 액세스를 돕는 회로 장치를 보다 상세히 도시한다. 우선 도 5에 있어서, 제어/상태 레지스터(70) 및 데이터 레지스터(72)를 갖는 칩(68)을 포함하는 회로 장치(66)가 도시되고, 레지스터(70 및 72)는 I/O 어드레스 공간으로 매핑된다. 회로 장치(66)는 어드레스 버스(76)로부터 어드레스 데이터, 및 제어 버스(78)로부터 메모리/입력-출력(M/IO) 신호를 수신하도록 연결된 어드레스 디코더(74)를 더 포함한다. 회로 장치(66)는 어드레스 디코더(74)로부터 SELECT 신호(82), 및 제어 버스(78)로부터 SMIACT# 신호(84)를 수신하도록 연결된 AND 게이트(80)의 형태인 논리 회로를 또한 포함한다. AND 게이트(84)는 칩(68)에 CHIP SELECT 신호(86)를 제공하도록 또한 연결된다. 따라서, AND 게이트(80)로 인해 어드레스 디코더(74)로부터 SELECT 신호(82)를 게이트 제어함으로써, SMIACT# 신호(84)가 발생되는 프로세서가 SMM(16)내에서 동작하지 않을 때, AND 게이트(80)는 레지스터(70)에 대한 어떠한 액세스도 막을 수 있다. 이런 식으로, 프로세서가 SMM(16)내에 있지 않을 때 레지스터(70 및 72)는 파손 또는 허가받지 않은 변경으로부터 보호된다.
도 6은 본 발명의 실시예를 또한 도시하고, 여기서 회로 장치(88)는 I/O로 매핑된 레지스터(90), 어드레스 디코더(92)를 포함한다. 어드레스 디코더(92)는 어드레스 버스(76)로부터 어드레스 데이터, 및 제어 버스(78)로부터 메모리/입력-출력(M/IO) 신호를 수신하도록 연결된다. 회로 장치(88)는 AND 게이트(94 및 96), 및 OR 게이트(98)를 포함하는 논리 회로를 또한 도시한다. AND 게이트(94)는 제어 버스(78)로부터의 판독/기록(R/W) 신호(100)와 어드레스 디코더(92)로부터의 SELECT 신호(102)를 수신하며, SELECT 신호(104)를 OR 게이트(98)로 출력하도록 연결된다.AND 게이트(96)는 어드레스 디코더(92)로부터의 SELECT 신호(102)와 제어 버스로부터의 SMIACT# 신호(106)를 수신하며, SELECT 신호(108)를 OR 게이트(98)로 출력하도록 연결된다. OR 게이트(98)는 REGISTER SELECT 신호(110)를 레지스터(90)로 출력한다. 따라서, SMIACT# 신호(106)가 표명되지 않을 때, 도 4에 도시된 논리 회로의 구성과 디코더(92)는 레지스터(90)에 대한 판독 액세스만을 가능하게 하는 것이 이해될 것이다. 그러나, SMIACT# 신호(106)가 표명될 때, 레지스터(90)에 대한 판독 및 기록 액세스는 용이하게 된다.
도 7은 본 발명의 또다른 일실시예를 도시하고, 여기서 회로 장치(110)는 동일한 I/O 어드레스로 매핑된 한쌍의 레지스터(112 및 114)를 포함한다. 회로 장치(110)는 어드레스 디코더(116)를 또한 포함한다. 어드레스 디코더(116)는 어드레스 버스(76)로부터의 어드레스 데이터와 제어 버스(78)로부터의 메모리/입력-출력(M/IO) 신호를 수신하도록 연결된다. 회로 장치(110)는 AND 게이트(118 및 120)와 멀티플렉서(MUX)(122)를 또한 포함한다. AND 게이트(118 및 120)는 어드레스 디코더(116)로부터 SELECT 신호(124)를 수신하도록 각각 연결된다. 인버터(130)로부터 반전된 SMIACT# 신호(128)를 수신하도록 AND 게이트(120)가 연결된 한편, AND 게이트(118)는 제어 버스로부터 SMIACT# 신호(126)를 수신하도록 또한 연결된다. SMIACT# 신호가 발생되는 프로세서가 SMM(16)에 있지 않을때 AND 게이트(118)는 레지스터(112)에 SELECT 신호(132)를 제공한다. 유사하게, SMIACT# 신호가 발생되는 프로세서가 SMM(16)에 있을때 AND 게이트(120)는 레지스터(114)에 SELECT2 신호를 제공한다. MUX(122)는 양방향 멀티플렉서이고, SMIACT# 신호(126)가 하이 또는 로우인 것에 의존하여, 레지스터(112 또는 114)중 한 개를 데이터 버스(79)와 연결한다. 보다 상세하게, 프로세서가 SMM(16)에 있음을 나타내는 SMIACT# 신호가 표명될 때(즉, 로우일 때), 판독 또는 기록 동작을 위해 MUX(122)는 레지스터(114)를 데이터 버스(79)와 연결할 것이다. 대체하여, 프로세서가 SMM(16)에 있지 않음을 나타내는 SMIACT# 신호가 표명되지 않을 때(즉, 하이일 때), MUX(122)는 레지스터(112)를 데이터 버스(79)와 연결할 것이다.
따라서, 프로세서가 SMM(16)에 있지 않을 때 레지스터(114)의 내용은 액세스가 불가능하며, 프로세서가 SMM(16)에 있지 않을 때 바이러스 또는 오동작 프로그램에 의한 액세스, 및 발생가능한 파손으로부터 보호된다.
상기 설명한 레지스터의 크기는 다양할 수 있고, 따라서 보호를 제공하도록 본 발명이 적용될 수 있는 해상도도 또한 다양할 수 있음을 또한 이해할 것이다. 예를 들어, 상기 설명한 각 레지스터는 1 내지 124 비트의 크기를 가질 수 있다.
방법 설명
도 8에서, I/O로 매핑된 레지스터에 대한 액세스를 제어하는 방법(132)이 도시된다. 이 방법은 단계(134)에서 I/O로 매핑된 레지스터와 관련된 논리 회로와 디코더에서 I/O로 매핑된 레지스터에 대한 액세스 요구를 수신하는 단계를 우선 포함한다. 단계(136)에서, 논리 회로는 프로세서 모드를 검출한다. 보다 상세하게, 프로세서로부터 발생하는 SMIACT# 신호를 검사함으로써 액세스 요구가 발생되는 프로세서가 SMM에서의 기능을 나타내는지가 검출된다. 단계(138)에서 프로세서가 SMM내에서의 기능을 나타낸다고 결정되면, 방법은 단계(140)로 진행하고, 프로세서에는I/O로 매핑된 레지스터에 대해 제한없는 액세스가 허가된다. 대체하여, 단계(138)에서 프로세서가 SMM내에서 기능을 나타내지 않는다고 결정되면, 방법은 단계(142)로 진행하고, 프로세서에는 I/O로 매핑된 레지스터에 대해 액세스가 금지되거나 또는 제한된다.
I/O로 매핑된 레지스터에 대해 제한없는 액세스를 얻는 방법(150)이 도 9에 도시된다. 단계(152)에서, I/O 어드레스 공간으로 매핑되고 전원 관리 기능을 수행하는 제어 레지스터를 통합하는 버스 브리지와 같은 장치는, SMI# 신호를 표명함으로써 프로세서에 대한 시스템 관리 인터럽트 요구를 발생시킨다. 단계(154)에서, SMIACT# 신호를 표명함으로써 프로세서는 요구에 긍정 응답한다. 이후 프로세서는, 도 3B에 도시된 바와같이, 메모리 어드레스 공간에 있는 메모리 범위로 SMRAM을 매핑하도록 진행하고, 단계(156)에서 프로세서 상태 정보를 SMRAM에 저장한다. 도 10은 SMRAM(180)의 블록도를 도시하며, 단계(156)에서 SMRAM(180)에 기록된 프로세서 상태 정보(182)의 위치를 나타낸다. 딘계(158)에서, 프로세서는 SMM으로 들어가고, 단계(160)에서 프로세서는 SMI 핸들러 루틴(186)에 액세스하기위해 SMRAM(180)에 있는 입구(184)로 점프한다. 이후, 단계(162)에서 SMI 요구의 특성과 소스를 결정하기위해 SMI 핸들러 루틴(186)은 상태 레지스터(즉, 상태 벡터)를 검사한다. 본 실시예에서, 상기 설명한 버스 브리지로부터 발생한 SMI 요구와 제어 레지스터의 내용은 변경될 필요가 있음을 상태 레지스터는 나타낸다. 예를 들어, 제어 레지스터는 프로세서가 동작하는 전체 동작 주파수의 퍼센트를 나타내는 감소값을 포함할 수 있다. 따라서, SMI 요구는 프로세서의 동작 주파수를 감소시킬 필요에 응답하여발생되었으며, 따라서 감소값을 줄일 필요가 있음을 상태 레지스터는 나타낼 것이다. 단계(164)에서, 상기 설명한 바와같이, SMIACT# 신호의 표명 때문에, SMI 핸들러 루틴(186)에는 연관된 I/O로 매핑된 레지스터로의 제한없는 액세스가 주어진다.
단계(166)에서, SMI 핸들러 루틴(186)은 레지스터의 내용(즉, 감소값)에 대해 필요한 동작을 수행한다.
보다 상세하게, SMI 핸들러 루틴(186)은, 도 10에 도시된 바와같이 핸들러 루틴(186)의 일부를 포함하는 I/O로 매핑된 레지스터 액세스와 변경 코드(188)를 수행한다. 코드(188)로 수행을 완료한 후, SMI 핸들러 루틴(186)은 단계(168)에서 SMM으로부터의 리턴(RSM) 지시를 발생시킨다. 이후 프로세서는 단계(170)에서 프로세서 상태 정보를 검색하고, 단계(152)에서 SMI# 신호의 발생보다 앞서 존재했던 프로세서 상태를 재저장한다.
도 11A 및 도 11B는 2개의 어드레스 공간 설계를 도시하며, 도 11A의 어드레스 공간 설계는 종래 기술에서 구현되며, 도 11B의 어드레스 공간 설계는 본 발명에 의해 달성될 수 있다. 도 11A에 도시된 설계에서, 프로세서(190)가 실제, 보호, 또는 가상 8086의 동작 모드에 있을 때 원(192)으로 표시되는 어드레스 공간, 및 SMM에 있을 때 원(194)으로 표시된 어드레스 공간에 대한 액세스를 갖는 프로세서(190)가 도시된다. 명백하듯이, 프로세서(190)는 모든 동작 모드에서 전체 I/O로 매핑된 공간에 대한 액세스를 갖는다. 도 11B에 도시된 설계에서, 프로세서(190)는, 프로세서가 실제, 보호, 또는 가상 8086 동작 모드에 있을 때 원(196)으로 표시된 어드레스 공간, 및 SMM에 있을 때 원(198)으로 표시된 어드레스 공간에 대한 액세스를 갖는다. 원(198)으로 나타난 바와같이, 본 발명에 의해 전용 SMM I/O로 매핑된 어드레스 공간을 생성할 수 있고, 이것은 프로세서가 SMM 모드에 있을때에만 액세스가 가능하다.
본 발명은 프로세서 또는 다른 컴퓨터 장치에 의해 I/O로 매핑된 레지스터에 대한 액세스를 제어하는 효과적인 방식을 제공한다. 본 발명을 구현하는 회로를 포함하는 것은, 회로의 간략화라는 관점에서 볼 때, 높은 다이 공간 손실을 초래하지 않고 달성될 수 있다.
본 발명으로 인해 보호된 I/O 어드레스 공간이 생성될 수 있고, 프로세서가 SMM내에서 동작할때만 I/O 어드레스 공간으로 액세스될 수 있다. 보호된 I/O 어드레스 공간에 제공된 보호는 프로세서가 SMM내에서 동작할 때에만 해제되고, 본 발명은, 운영 시스템에 의한 불법 액세스뿐만 아니라 오동작 및 바이러스 프로그램에 대항하여 I/O로 매핑된 레지스터의 내용을 효과적으로 보호한다. 본 발명은 보호 레벨 또는 보호 정도를 다양하게 할 수 있다는 점에서 또한 이점을 갖는다. 예를 들어, 절대적 보호가 있을 수 있고, 또는 보호되는 I/O로 매핑된 레지스터에 대한 기록 변경을 블록화하도록 할 수 있다.
본 발명은 확장된 기능을 위한 I/O로 매핑된 레지스터의 구성을 가능하게 한다. 예를 들어, 일실시예에서, 본 발명은, 프로세서가 동작하는 모드에 의존하며 I/O로 매핑된 레지스터가 직렬 또는 병렬 데이터 버퍼 레지스터로서 구성되도록 할 수 있다.
따라서, 컴퓨터 시스템의 I/O 어드레스 공간으로 매핑된 레지스터에 대한 액세스를 제어하는 방법 및 장치가 설명되었다. 본 발명이 특정 실시예에 관하여 설명되었지만, 본 발명의 정신과 범위를 벗어나지 않고 이 실시예에 대한 다양한 변경 및 수정이 가능하다는 것은 명백하다. 따라서, 명세와 도면은 제한적인 관점이 아닌 예시적인 것으로 간주되어져야 한다.

Claims (18)

  1. 제 1 및 제 2 동작 모드에서 동작가능한 프로세서를 포함하는 컴퓨터 시스템의 입력/출력(I/O)에 매핑된 레지스터에 대한 액세스를 제공하는 방법에 있어서,
    I/O로 매핑된 레지스터에 대한 액세스 요구를 수신하는 단계;
    프로세서가 제 1 동작 모드에 있는지 여부를 결정하는 단계;
    프로세서가 제 1 동작 모드에서 동작한다면 I/O로 매핑된 레지스터에 대한 제1 유형의 액세스를 제공하는 단계; 및
    프로세서가 제 1 동작 모드에서 동작하지 않는다면 I/O에 매핑된 레지스터에 대한 제2 유형의 액세스를 제공하는 단계를 포함하는 것을 특징으로 하는 방법.
  2. 제 1 항에 있어서, 제 1 동작 모드는 프로세서가 전용 시스템 관리 메모리 어드레스 공간으로 액세스하는 시스템 관리 모드이고, 상기 결정하는 단계는 프로세서가 시스템 관리 모드에서 동작하는지 여부를 결정하는 단계를 포함하는 것을 특징으로 하는 방법.
  3. 제 2 항에 있어서, I/O로 매핑된 레지스터에 대한 제1 유형의 액세스가 제공된다면, 전용 시스템 관리 메모리 어드레스 공간에 저장된 코드 지시에 따라, I/O로 매핑된 레지스터의 내용에 대한 동작을 수행하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  4. 제 1 항에 있어서, 프로세서가 제 1 모드에서 동작하지 않을 때 I/O로 매핑된 레지스터를 소정의 액세스 형태로부터 보호하기 위해, 제2 유형의 액세스는 제 1 유형의 액세스에 대해 제한되는 것을 특징으로 하는 방법.
  5. 제 4 항에 있어서, 제 1 유형의 액세스를 제공하는 단계는 I/O로 매핑된 레지스터에 대한 적어도 판독 액세스를 제공하는 단계를 포함하고, 제 2 유형의 액세스를 제공하는 단계는 I/O로 매핑된 레지스터에 대한 액세스를 방해하는 단계를 포함하는 것을 특징으로 하는 방법.
  6. 제 5 항에 있어서, 상기 제 1 유형의 액세스를 제공하는 단계는 I/O로 매핑된 레지스터에 대한 판독 및 기록 액세스를 제공하는 단계를 포함하는 것을 특징으로 하는 방법.
  7. 제 4 항에 있어서, 제 1 유형의 액세스를 제공하는 단계는 I/O로 매핑된 레지스터에 대한 판독 및 기록 액세스를 제공하는 단계를 포함하고, 제 2 유형의 액세스를 제공하는 단계는 I/O로 매핑된 레지스터에 대한 판독 액세스만을 제공하는 것을 특징으로 하는 방법.
  8. 제 2 항에 있어서, 프로세서가 시스템 관리 모드에 있는지 여부를 결정하는단계는:
    프로세서로부터 시스템 관리 모드 상태신호를 수신하는 단계; 및
    프로세서가 시스템 관리 모드에 있는지 여부를 결정하기위해 시스템 관리모드 상태 신호를 감시하는 단계를 포함하는 것을 특징으로 하는 방법.
  9. 컴퓨터 시스템의 입력/출력(I/O) 어드레스 공간으로 매핑된 레지스터에 대한 액세스를 제공하는 방법은:
    프로세서에서 시스템 관리 요구를 수신하는 단계;
    시스템 관리 요구의 수신에 응답하여 시스템 관리 모드에 프로세서를 위치시키는 단계;
    컴퓨터 시스템의 입력/출력(I/O) 어드레스 공간으로 매핑된 레지스터에 대한 제 1 유형의 액세스를 프로세서에 제공하는 단계;
    레지스터의 내용에 따라 동작을 수행하는 단계;
    프로세서를 시스템 관리 모드 이외의 모드로 위치시키는 단계; 및
    레지스터에 대한 제2 유형의 액세스를 프로세서에게 제공하는 단계를 포함하는 것을 특징으로 하는 방법.
  10. 제 9 항에 있어서, 시스템 관리 모드에서 컴퓨터 시스템은 전용 SMM 메모리 어드레스 공간에 액세스하고, 레지스터의 내용에 대한 동작은 SMM 메모리 어드레스 공간에 저장된 코드의 지시에 따라 프로세서에 의해 수행되는 것을 특징으로 하는방법.
  11. 제 1 및 제 2 동작 모드에서 동작가능한 컴퓨터 시스템에서 사용하는 인터페이스 장치에 있어서,
    입력/출력(I/O) 어드레스 공간으로 매핑된 레지스터;
    레지스터를 식별하는 어드레스 데이터를 수신하도록 연결된 입력, 그리고 어드레스 데이터가 레지스터를 식별하는 것을 나타내는 선택 신호를 출력하기 위해 연결된 출력을 갖는 디코더; 및
    컴퓨터 시스템이 제 1 모드에서 동작할 때를 검출하도록 구성되고, 컴퓨터 시스템이 제 1 모드에서 동작할 때 레지스터에 대한 제1 유형의 액세스를 제공하도록 구성되며, 컴퓨터 시스템이 제 1 모드에서 동작하지 않을 때 레지스터에 대한 제 2 유형의 액세스를 제공하도록 구성된 논리 회로를 포함하는 것을 특징으로 하는 인터페이스 장치.
  12. 제 11 항에 있어서, 제 1 동작 모드는 컴퓨터 시스템의 프로세서가 전용 시스템 관리 메모리 어드레스 공간에 액세스하는 시스템 관리 모드이고, 프로세서가 시스템 관리 모드에서 동작할 때 논리 회로는 레지스터에 대한 제1 유형의 액세스를 제공하도록 구성된 것을 특징으로 하는 인터페이스 장치.
  13. 제 11 항에 있어서, 논리 회로는 컴퓨터 시스템이 제 1 모드에서 동작하는것을 나타내는 컴퓨터 시스템의 프로세서로부터의 신호를 수신하도록 연결된 입력을 포함하는 것을 특징으로 하는 인터페이스 장치.
  14. 제 11 항에 있어서, 프로세서가 제 1 모드에서 동작하지 않을 때 레지스터를 소정의 액세스 유형으로부터 보호하기 위해, 제 2 유형의 액세스는 제 1 유형의 액세스에 대해 제한되는 것을 특징으로 하는 인터페이스 장치.
  15. 제 14 항에 있어서, 논리 회로는 컴퓨터 시스템이 제 1 모드에서 동작할 때 레지스터에 적어도 판독 액세스를 제공하도록 그리고 컴퓨터 시스템이 제 1 모드에서 동작하지 않을 때 레지스터에 대한 액세스를 방해하도록 구성되는 것을 특징으로 하는 인터페이스 장치.
  16. 제 14 항에 있어서, 논리 회로는 컴퓨터 시스템이 제 1 모드에서 동작할 때 레지스터에 대한 판독 및 기록 액세스를 제공하도록 그리고 컴퓨터 시스템이 제 1 모드에서 동작하지 않을 때 레지스터에 대한 판독 액세스만을 제공하도록 구성되는 것을 특징으로 하는 인터페이스 장치.
  17. 제 11 항에 있어서, 논리 회로는 컴퓨터 시스템이 제 1 모드에서 동작할 때 제 1 유형의 포트로서 레지스터에 대한 액세스를 제공하도록 그리고 컴퓨터 시스템이 제 1 모드에서 동작하지 않을 때 제 2 유형의 포트로서 레지스터에 대한 액세스를 제공하도록 구성되는 것을 특징으로 하는 인터페이스 장치.
  18. 시스템 관리 모드(SMM)에서 동작가능한 컴퓨터 시스템에 있어서,
    컴퓨터 시스템이 시스템 관리 모드에서 동작할 때 전용 SMM 메모리 어드레스 공간에 대한 액세스를 갖는 프로세서; 및
    상기 프로세서에 연결된 인터페이스 장치를 포함하고, 상기 인터페이스 장치는 :
    입력/출력(I/O) 어드레스 공간으로 매핑된 레지스터;
    레지스터를 식별하는 어드레스 데이터를 수신하도록 연결된 입력, 및 레지스터에 선택 신호를 제공하도록 연결된 출력을 갖는 디코더; 및
    컴퓨터 시스템이 시스템 관리 모드에서 동작할 때를 검출하도록 구성되고, 컴퓨터 시스템이 시스템 관리 모드에서 동작할 때 레시즈터에 대한 프로세서의 제 1 유형의 액세스를 제공하도록 구성되며, 컴퓨터 시스템이 시스템 관리 모드에서 동작하지 않을 때 레지스터에 대한 프로세서의 제2 유형의 액세스를 레지스터에 제공하도록 구성된 논리 회로를 포함하는 것을 특징으로 하는 컴퓨터 시스템.
KR1019980710487A 1996-06-21 1997-05-22 컴퓨터시스템의i／o어드레스공간으로매핑된레지스터에대한액세스제어시스템 KR100298620B1 (ko)

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US08/667,789 1996-06-21
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PCT/US1997/008946 WO1997049041A1 (en) 1996-06-21 1997-05-22 System for controlling access to a register mapped to an i/o address space of a computer system

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