JP2000513471A - コンピュータシステムのｉ／ｏアドレス空間にマップされたレジスタへのアクセスを制御するためのシステム - Google Patents

Abstract

(57)【要約】 コンピュータシステム（１８）の入出力（Ｉ／Ｏ）マップレジスタ（６０）へのアクセスを可能にする方法を開示したものである。コンピュータシステム（１８）はプロセッサ（２０）を具備し、該プロセッサ（２０）は専用のシステム管理メモリ空間にアクセスするシステム管理モード（ＳＭＭ）、実モード、保護モード及び仮想８０８６モードで動作可能である。本発明の方法は、まずＩ／Ｏマップレジスタ（６０）でアクセス要求を受け取るステップを有する。次に、Ｉ／Ｏマップレジスタ（６０）と関連づけられた論理回路（６４）が、プロセッサ（２０）のシステム管理割込み応答（ＳＭＩＡＣＴ＃）出力の状態を調べることによってプロセッサ（２０）がＳＭＭで動作しているかどうかを確認する。プロセッサ（２０）がＳＭＭで動作していると論理回路（６４）が確認すると、プロセッサ（２０）によるＩ／Ｏマップレジスタ（６０）への第１の無制限型アクセスが可能になる。他方、論理回路（６４）がプロセッサ（２０）はＳＭＭで動作していないと確認すると、プロセッサ（２０）によるＩ／Ｏマップレジスタ（６０）への第２の限定型アクセスが可能になる。プロセッサ（２０）に対して第１の無制限型アクセス権が与えられると、プロセッサ（２０）は上記専用のシステム管理メモリアドレス空間に記憶されたコードの指示の下に、Ｉ／Ｏマップレジスタ（６０）の内容に対して演算を実行する。

Description

【発明の詳細な説明】 コンピュータシステムのＩ／Ｏアドレス空間にマップさ れたレジスタへのアクセスを制御するためのシステム発明の分野 本発明は、コンピュータシステムに関するものである。より詳しくは本発明は 、特にレジスタを保護するように、コンピュータシステムの入出力（Ｉ／Ｏ）ア ドレス空間にマップされたレジスタへのアクセスを制御するための方法及び装置 に関する。発明の背景 Ｉ／Ｏアドレス空間にマップされたレジスタ（Ｉ／Ｏマップレジスタと称する ）は、一般に、コンピュータシステムと周辺装置とをインタフェースするための インタフェース内に配置される。Ｉ／Ｏマップレジスタは、他にバスブリッジの ようなコンピュータシステム内のいくつかの他の機能単位内にも配置され、デー タバッファリング、状態表示・制御及びコンフィギュレーション機能などを含む いくつかの機能のために使用することができる。 Ｉ／Ｏマップレジスタは、内容が様々な形で損傷したり、望まずして変えられ たりしやすい。たとえば、「暴走」プログラムまたは誤動作プログラム、ウィル スプログラムあるいはオペレーティングシステムそのものさえＩ／Ｏマップレジ スタの内容を不正に変えようとすることがある。Ｉ／Ｏマップレジスタの内容の 破損は、コンピュータシステムの動作にとって、またコンピュータシステムのコ ンポーネントや周辺装置の物理的保全性にとっても非常に重大な結果をもたらす ことがある。この脆弱性は、制御またはコンフィギュレーション機能を実行する Ｉ／Ｏマップレジスタの内容が変えられた場合特に重大である。少なくとも、レ ジスタ内容の損傷はソフトウェア障害を招くことがある。Ｉ／Ｏマップレジスタ が電源管理に関連する値を記憶する場合のように、最悪の例のシナリオにおいて は、レジスタ内容の損傷はプロセッサをオーバーヒートさせ、焼損を引き起こす ことがある。この最悪の例のシナリオは、コンピュータシステムのハードウェア 及びソフトウェアの保全性、さらにはコンピュータシステムユーザの安全にとっ ても相当の脅威になる。また、Ｉ／Ｏマップレジスタの脆弱性は、コンピュータ システム内部に莫大な損害や損傷をもたらすウィルスプログラムを書く機会をウ ィルスプログラムの作者に与えることになる。 Ｉ／Ｏマップレジスタのアクセス保護を行うための従来技術の方法としては、 Ｉ／Ｏマップレジスタに関連づけられた専用の「ロック」レジスタにロック／ア ンロック値を書き込む「ロッキング」機構を設けるものがある。Ｉ／Ｏマップレ ジスタのアクセスに先立って、「ロックレジスタ」の検査によってＩ／Ｏマップ レジスタをアクセスすることができるかどうかを調べる保護アルゴリズムが実行 される。この方法は、誤動作プログラムがＩ／Ｏマップレジスタにアクセスしよ うとするのを阻止するには比較的効果的であるが、ウィルスプログラムのような インテリジェントな敵性プログラムに対しては十分な保護が得られない。ウィル スプログラムは、たとえば「ロック」レジスタにアクセスしてその内容に上書き し、あるいは保護アルゴリズムを攻撃してバイパスさせてしまうことがある。 米国カリフォルニア州サンタクララ（Ｓａｎｔａ Ｃｌａｒａ）のインテル・ コーポレーション（Ｉｎｔｅｌ Ｃｏｒｐｏｒａｔｉｏｎ）のマイクロプロセッ サ・アーキテクチャ（インテルアーキテクチャと呼ばれる）もＩ／Ｏマップレジ スタのための保護機構を提供する。これらの保護機構の詳細は、「ペンティアム ョプロセッサ・ユーザズマニュアル；アーキテクチャとプログラミング（“Ｐｅ ｎｔｉｕｍヨ ｐｒｏｃｅｓｓｏｒ Ｕｓｅｒ’ｓ Ｍａｎｕａｌ；Ａｒｃｈ ｉｔｅｃｔｕｒｅ ａｎｄ Ｐｒｏｇｒａｍｍｉｎｇ”）」（１９９４年刊、１ ２−１〜１２−８ページ、及び１５−５〜１５−９ページ）に記載されている。 詳しく言うと、このインテルアーキテクチャは２つのＩ／Ｏアクセス保護機構を 設ける構成を採用したものである。それらの両方の保護機構の下に、Ｉ／Ｏアク セスがアドレス変換と平行してチェックされ、そのＩ／Ｏアクセスが種々の保護 要件を満たすかどうかが調べられる。 その第１のＩ／Ｏ保護機構はいわゆる「保護リングモデル」の下に０〜３とラ ベルされた４つの特権レベルを認識する。プロセッサによって実行中のプログラ ムは、カレント特権レベル（ＣＰＬ）と呼ばれる特権レベルを有し、これはＣＳ セグメントレジスタの下位２ビットに格納される。アプリケーションプログラム によるＩＮ及びＯＵＴのようなＩ／Ｏ命令へのアクセスは入出力保護レベル（Ｉ ＯＰＬ）によって制御され、ＩＯパルスはＣＰＬと比較されて、アプリケーショ ンプログラムがＩＯ命令に有効にアクセスすることができるかどうかが調べられ る。この保護機構は、一般に、特権レベルが０のオペレーティングシステム及び 特権レベルが１の一部のデバイスドライバが、アプリケーション及び特権レベル が３の特権レベルが低いデバイスドライバによるＩ／Ｏ命令へのアクセスを阻止 する一方で、Ｉ／Ｏ命令にアクセスすることを可能にする。しかしながら、この 保護機構は、巧みに特権レベル０を手に入れるウィルスプログラム、あるいは特 権レベル１の粗悪にかかれたデバイスドライバに対しては効果的ではない。 第２のＩ／Ｏ保護機構は、Ｉ／Ｏアドレス空間にマップされた個々のレジスタ へのアクセスを制御するＩ／Ｏ許可ビットマップを設けたものである。この保護 機構は上述の「ロッキング」機構の一つの実施形態である。簡単に言うと、ビッ トマップの各ビットはＩ／Ｏレジスタのあるバイトに対応し、Ｉ／Ｏマップレジ スタにアクセスする前に関連するビットがプロセッサによってテストされる。テ ストされたビットがセットされていれば、一般保護エラーが生成される。これに 対して、テストビットがセットされていなければ、Ｉ／Ｏ動作が進行可能である 。しかしながら、この保護機構には、「ロッキング」機構に関連して上に説明し た不具合がある。 また、上記の保護機構は、Ｉ／Ｏアドレス空間への全てのアクセスを可能にす るか、あるいはＩ／Ｏアドレス空間へのアクセスを全て拒絶するかのどちらかで しかないという欠点もある。この「オール・オア・ナッシング」の技法は柔軟性 に欠け、Ｉ／Ｏマップレジスタに対して種々異なる程度またはレベルの保護を与 えることができない。 最後に、保護の問題とは別に、より柔軟なＩ／Ｏマップレジスタの使用を容易 にすることは要望される所である。このようなレジスタは、通常単一の機能を果 たすことだけに限定され、コンピュータシステムの動作条件次第で、場合によっ てはリソースが十分に利用されなかったり、他方ではＩ／Ｏマップレジスタによ ってリソース不足が生じる場合もある。発明の概要 本発明は、その一つの態様として、少なくとも第１及び第２の動作モードで動 作可能なプロセッサを具備したコンピュータシステムの入出力（Ｉ／Ｏ）マップ レジスタへのアクセスを確保する方法が提供される。本発明の方法は、まずＩ／ Ｏマップレジスタへのアクセス要求を受け取るステップを含む。次に、Ｉ／Ｏマ ップレジスタと関連づけられた論理回路が、プロセッサが第１のモードで動作中 かどうかを判断するが、この場合の第１のモードはたとえばシステム管理モード （ＳＭＭ）であってもよい。論理回路はプロセッサが第１のモードで動作してい ると判断した場合は、プロセッサによるＩ／Ｏマップレジスタへの第１の無制限 型アクセスが可能になる。これに対して、論理回路がプロセッサが第２のモード で動作していると判断すると、プロセッサによるＩ／Ｏマップレジスタへの第２ の限定型アクセスが可能になる。プロセッサに対して第１の無制限型アクセスが 許可されると、プロセッサは、専用のシステム管理メモリアドレス空間に記憶さ れたコードの指示の下にＩ／Ｏマップレジスタの内容に対して演算を実行する。 上記第１の型のアクセスを可能にするステップは、少なくともＩ／Ｏマップレ ジスタへの読出しアクセスを可能にするステップで構成することができ、第２の 型のアクセスを可能にするステップは、Ｉ／Ｏマップレジスタへのアクセスを阻 止するステップで構成することができる。あるいは、第１の型のアクセスを可能 にするステップはＩ／Ｏマップレジスタへの読出し及び書込みの両方のアクセス を可能にするステップで構成し、第２の型のアクセスを可能にするステップはＩ ／Ｏマップレジスタへの読出しアクセスのみを可能にするステップで構成するこ とができる。 本発明は、その第２の態様として、コンピュータシステム内の入出力（Ｉ／Ｏ ）アドレス空間にマップされたレジスタへのアクセスを制御する方法を提供する 。コンピュータシステムは、メモリアドレス空間、Ｉ／Ｏアドレス空間、及びシ ステム管理モード（ＳＭＭ）メモリアドレス空間を決める。さらに、コンピュー タシステムは、システム管理モード（ＳＭＭ）で動作可能なプロセッサを具備し 、 このモードでは、プロセッサはＳＭＭメモリアドレス空間にアクセスする。本発 明のこの方法は、プロセッサでシステム管理要求を受け取るステップ、及びその 後システム管理要求に応答してプロセッサをシステム管理モードにするステップ が必要である。この後、プロセッサはレジスタへの第１の型のアクセスが可能に なり、レジスタの内容に対して演算を実行する。次に、プロセッサはシステム管 理モードから出され、レジスタへの第２の型のアクセスが可能になる。 本発明は、その第３の態様として、コンピュータシステムで使用するためのイ ンタフェース装置を提供する。コンピュータシステムは、第１及び第２の動作モ ードで動作可能である。本発明のインタフェース装置は、入出力（Ｉ／Ｏ）アド レス空間にマップされたレジスタ、レジスタを識別するアドレスデータを受け取 るための入力とレジスタにセレクト信号を供給する出力を有するデコーダと、コ ンピュータシステムが第１のモードで動作しているときそれを検知するよう、ま たコンピュータシステムが第１のモードで動作している時レジスタへの第１の型 のアクセスを可能にし、コンピュータシステムが第１のモードで動作していない ときレジスタへの第２の型のアクセスを可能にするよう構成された論理回路とを 具備する。 本発明は、上記のようなインタフェース装置を具備したコンピュータシステム もその範囲に含まれる。本発明の他の特徴は添付図面及び以下の詳細な説明から 明らかとなろう。図面の簡単な説明 以下、本発明を添付図面に示す実施形態により詳細に説明するが、図中同じ参 照符号は同様の構成要素・部分を示す。 図１は、プロセッサの種々の動作モードを示す状態図である。 図２は、本発明を実施することができるコンピュータシステムを示すブロック 図である。 図３Ａは、プロセッサがシステム管理モードで動作していないときのプロセッ サアドレス空間を示すブロック図である。 図３Ｂは、プロセッサがシステム管理モードで動作しているときのプロセッサ アドレス空間を示すブロック図である。 図４は、本発明によるＩ／Ｏマップレジスタへのアクセスを制御するための装 置を組み込んだコンピュータシステムを示すブロック図である。 図５は、本発明によるＩ／Ｏマップレジスタへのアクセスを制御するための回 路構成の第１の実施形態を示すブロック図である。 図６は、本発明によるＩ／Ｏマップレジスタへのアクセスを制御するための回 路構成の第２の実施形態を示すブロック図である。 図７は、本発明によるＩ／Ｏマップレジスタへのアクセスを制御するための回 路構成の第３の実施形態を示すブロック図である。 図８は、本発明によるＩ／Ｏマップレジスタへのアクセスを制御する方法の一 実施形態を図解したフローチャートである。 図９は、プロセッサがＩ／Ｏマップレジスタへの無制限型アクセス権を取得す る方法の一実施形態を図解したフローチャートである。 図１０は、本発明によるシステム管理ランダムアクセスメモリ（ＳＭＲＡＭ） の図式図である。 図１１Ａは、従来技術のコンピュータシステムでプロセッサによりアクセスさ れるアドレス空間の図式図である。 図１１Ｂは、本発明を採用したコンピュータシステムでプロセッサによりアク セスされるアドレス空間の図式図である。 詳細な説明 ここでは、コンピュータシステムの入出力（Ｉ／Ｏ）アドレス空間にマップさ れたレジスタへのアクセスを制御するための方法及び装置について説明する。以 下の説明においては、本発明の完全な理解を期すために、説明の便宜上具体的な 詳細事項を多数記載する。しかしながら、当業者にとっては、本発明がこれらの 詳細事項の記載なしで実施可能なことは明白であろう。 Ｉ／Ｏアドレス空間 一部のプロセッサアーキテクチャを採用したコンピュータシステムでは、明確 に異なる２つのアドレス空間、すなわちメモリアドレス空間とＩ／Ｏアドレス空 間が用意されている。Ｉ／Ｏインタフェース及びその他の機能単位内に配置され たレジスタはＩ／Ｏアドレス空間にマップされ、Ｉ／Ｏマップレジスタと呼ばれ る。一般に、Ｉ／Ｏポートは、それと関連づけられた専用のＩ／Ｏマップレジス タを有する。しかしながら、レジスタとポートとの間でデータの流れの方向を指 示する適切な回路が設けられれば、２つ以上のＩ／Ｏマップレジスタが共通のポ ートを共用することもできる。Ｉ／Ｏマップレジスタは、コンピュータ内で、デ ータバッファリング、状態・コンフィギュレーション指示及び制御機能のような 多くの機能を遂行することができる。 一実施形態の場合、コンピュータシステムは、Ｉ／Ｏポートを２通りの方法、 すなわちＩ／Ｏポートがメモリアドレス空間に書き込まれるメモリマップＩ／Ｏ 動作による方法と、Ｉ／Ｏ命令を用いてアクセスされる別のＩ／Ｏアドレス空間 を用いる方法の２通りの方法によってアドレスできるようにする。これらの命令 には、ＩＮ及びＯＵＴ命令が含まれる。 システム管理モード コンピュータシステム内のプロセッサは、種々の機構や機能がイネーブルにさ れたり、ディスエーブルにされたりするいくつかの異なるモードで動作するよう 設計することができる。これらの機能のイネーブル化及びディスエーブル化は、 システム最適化、後方互換性及び機能透過性を含め、広範な考慮事項によって動 機付けされ得る。たとえば、米国カリフォルニア州サンタクララ（Ｓａｎｔａ Ｃｌａｒａ）のインテル・コーポレーション製のペンティアムョ（Ｐｅｎｔｉｕ ｍョ）プロセッサは図１に示す４つのモード、すなわち下記のいずれかのモード で動作することができる。 １．実アドレスモード１０； ２．保護モード１２； ３．仮想８０８６モード１４； ４．システム管理モード（ＳＭＭ）１６。 これらのモードについては当技術分野において周知である。 ＳＭＭ１６は、アプリケーションソフトウェアにとってもオペレーティングシ ステムにとっても透過な方法で電源管理やセキュリティのような高準位システム を提供する。たとえば、所定量の時間だけアイドル状態であった周辺装置をパワ ーダウンするコードは、システム管理ランダムアクセスメモリ（ＳＭＲＡＭ）と 呼ばれる専用ＳＭＭアドレス空間に記憶される。このコードは、プロセッサがＳ ＭＭ１６に入ったときアクセスし、オペレーティングシステム、デバイスドライ バ及びアプリケーションソフトウェアに完全に透過な形で実行することができる 。これによれば、アプリケーションソフトウェア及びオペレーティングシステム ・ソフトウェアの開発者はこのような電源管理機能を組み込む必要がなくなる。 図２には、ＳＭＭ１６で動作することができ、本発明を用いることができるコ ンピュータシステム１８が示されている。コンピュータシステム１８は、その主 要構成要素として、プロセッサ２０，ホストバス２２、ホストブリッジ２４、主 メモリ２６、中間バス２８、拡張ブリッジ３０及び拡張バス３２を有する。 プロセッサ２０は信号を処理し、計算を行い、動作を制御する。ホストブリッ ジ２４はホストバス２２と中間バス２８の間にインタフェース手段を与える。一 実施形態においては、中間バス２８はペリフェラル・コンポーネント・インター コネクト（ＰＣＩ；Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃ ｏｎｎｅｃｔ）バスで、ペリフェラル・コンポーネント・インターコネクト（Ｐ ＣＩ）ローカルバス規格改訂版２．１（１９９５年６月１日刊行）に従って動作 する。拡張ブリッジ３２は中間バス２８と拡張バス３２との間のインタフェース 手段として機能し、中間バスアービタ（図示省略）によりＰＣＩデバイスとして 見られる。一実施形態においては、拡張バス３２は、インダストリ・スタンダー ド・アーキテクチャ（ＩＳＡ；Ｉｎｄｕｓｔｒｉａｌ Ｓｔａｎｄａｒｄ Ａｒ ｃｈｉｔｅｃｔｕｒｅ）バスまたはエキステンディド・インダストリ・スタンダ ード・アーキテクチャ（ＥＩＳＡ；Ｅｘｔｅｎｄｅｄ Ｉｎｄｕｓｔｒｙ Ｓｔ ａｎｄａｒｄ Ａｒｃｈｉｔｅｃｔｕｒｅ）バスが用いられる。 ホストブリッジ２４には、主メモリ２６へのアクセスを制御するためのメモリ コントローラ３４が組み込まれている。ＰＣＩデバイス３６．１は入出力（Ｉ／ Ｏ）デバイスでも別の拡張ブリッジでもよく、インタフェース３９を介して中間 バス２８に接続されている。Ｉ／Ｏデバイスはいくつかの例が周知であり、スモ ール・コンピュータ・システム・インタフェース（ＳＣＳＩ；Ｓｍａｌｌ Ｃｏ ｍｐｕｔｅｒ Ｓｙｓｔｅｍ Ｉｎｔｅｒｆａｃｅ）コントローラ、パーソナル ・コンピュータ・メモリカード・インターナショナル・アソシエーション（ＰＣ ＭＣＩＡ；Ｐｅｒｓｏｎａｌ Ｃｏｍｐｕｔｅｒ Ｍｅｍｏｒｙ Ｃａｒｄ Ａ ｓｓｏｃｉａｔｉｏｎ）インタフェース及びキーボードコントローラ等がある。 グラフィックス・コントローラ３６．２もインタフェース３９を介して中間バス ２８に接続されており、グラフィックス・フレームバッファ３８へのアクセスを 制御する。拡張バスマスタ４０．１及び拡張バススレーブ４０．２はインタフェ ース４１を介して拡張バス３２に接続されている。拡張バスマスタ４０．１は、 たとえばダイレクトメモリアクセス（ＤＭＡ；Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａ ｃｃｅｓｓ）コントローラを用いることができる。拡張バススレーブ４０．２は 、フロッピィディスクドライブを用いることができる。 インタフェース３９及び４１は、データバッファリング・レジスタ、制御レジ スタ及び状態レジスタを含む多数のレジスタ（図示省略）、及び適切なデコーデ ィング論理回路（図示省略）を具備し、これについては以下にさらに詳細に説明 する。拡張ブリッジ３０は中間バス２８と拡張バス３２との間のインタフェース 手段として機能する。また、拡張ブリッジ３０は上記のような種類のレジスタ及 びデコーディング論理回路をも具備している。従って、この明細書に関する限り 、「インタフェース装置」という用語は、（インタフェース３９及び４１のよう に）コンピュータシステムと周辺装置との間のインタフェース手段を構成するイ ンタフェースか、あるいは（拡張ブリッジ３０のような）バスブリッジを意味す るものとする。さらに、インタフェース装置は、コンピュータシステムまたは周 辺装置に組み込むこともできれば、別個の機能単位とすることもできる。 図２に示すように、拡張ブリッジ３０、グラフィックス・コントローラ３６． ２、ＰＣＩデバイス３６．１、拡張バスマスタ４０．１及び拡張バススレーブ４ ０．２は、プロセッサ２０にシステム管理割込み（ＳＭＩ＃）信号４２を供給す るように接続されている。ＳＭＩ＃信号４２は、他のマスク不可能割込みを含め 、他の全ての割込みより高い優先順位を持つマスク不可能割込み信号である。プ ロ セッサ２０は、メモリコントローラ３４にシステム管理割込み応答（ＳＭＩＡＣ Ｔ＃）信号４４を供給するように接続されており、このＳＭＩＡＣＴ＃信号４４ はＳＭＩ＃信号４２のアサートに応答してアサートされる。各信号の後の＃の符 号はその信号が能動ローであること、従ってローへの遷移によってアサートされ るということを指示する。プロセッサ２０には、任意の周辺装置、バスブリッジ 、電源管理回路あるいはセキュリティ回路を接続してＳＭＩ＃信号４２を供給す ることができるということは理解されよう。 ＳＭＩ＃信号４２がアサートされると、プロセッサ２０は、これに応答して、 ＳＭＩＡＣＴ＃信号をアサートしてメモリコントローラ３４に次のプロセッサア クセスがシステム管理ランダムアクセスメモリ（ＳＭＲＡＭ）５０へのアクセス であるということを知らせる。図３Ａは、ＳＭＭに入る前のプロセッサアドレス 空間４６を示し、他方図３Ｂは、ＳＭＩＡＣＴ＃信号４４のアサート後のプロセ ッサアドレス空間４８を示したものである。図３Ｂに示すように、ＳＭＲＡＭ５ ０はプロセッサアドレス空間４８内にあるアドレス値域にマップされる。ある装 置によるＳＭＩ＃信号４２のアサート後、プロセッサ２０は、未処理の全てのデ ータ書込み動作が終了するまで待機し、その後レジスタ状態情報をＳＭＲＡＭ５ ０にセーブする。次に、プロセッサは、内部レジスタを初期ＳＭＭ状態の条件に 設定することによりＳＭＭ１６に入りＳＭＲＡＭ５０内の所定のエントリポイン トに記憶されたＳＭＩハンドラ（図示省略）の実行を開始する。ＳＭＭ１６にあ る間、プロセッサ２０は全Ｉ／Ｏアドレス空間及び全メモリアドレス空間にアク セスすることができる。ＳＭＩハンドラは、呼び出されると、まず状態ベクトル を調べて、ＳＭＩ＃信号４２の性質及びソースを確定する。要求の性質及びソー スを確定したならば、ＳＭＩハンドラはその要求に対応し、処理するＳＭＭルー チンを実行する。ＳＭＩ＃信号４２は、様々な理由で様々な装置によりアサート することができ、最も一般的な要求には下記のものがある： （ａ）アイドル状態のデバイスをパワーダウンする； （ｂ）アクセスが必要な装置をパワーアップする； （ｃ）コンピュータシステム１８と周辺装置との間に互換性が得られるようにレ ジスタ中のデータのフォーマットを変更する； （ｄ）オペレーティングシステムによっては処理できないモバイルコンピューテ ィング機能（例えばドッキング機能）を処理する； （ｅ）クロック及び発振器を絞る； （ｆ）コンピュータシステムに関する状態情報をセーブする； （ｇ）コンピュータシステムをパワーダウンする。 システム設計に依存する他の機能もＳＭＩ＃信号４２のアサートを引き起こし 得る。ＳＭＩハンドラが該当するＳＭＭルーチンを実行したならば、システム管 理からのリターン（ＲＳＭ）命令が出され、ＳＭＭに入ったとき記憶されたプロ セッサ状態が復元される。従って、ＳＭＭ１６は、コンピュータシステム１８内 のシステム管理機能を処理する透過で便利な方法を提供する。 装置説明 次に、図４には本発明の一実施形態を採用したコンピュータシステム１８が示 されている。拡張ブリッジ３０は、図示のように、複数のレジスタ６０．１〜６ ０．３を有し、これらのレジスタ６０はＩ／Ｏアドレス空間にマップされている 。これらのレジスタ６０．１〜６０．３はデータバッファリング、状態指示及び 種々の制御機能を含むいくつかの機能を果たすよう構成される。また、拡張ブリ ッジ３０はデコーダ６２を有し、デコーダ６２は、中間バス２８からアドレス及 び制御情報を受け取り、プロセッサ２０及びコンピュータシステム１８内の他の 装置によるアクセスのためにレジスタ６０．１〜６０．３の１つを選択するよう 接続されている。図示のように、拡張ブリッジ３０には論理回路６４も具備され 、プロセッサ２０からＳＭＩＡＣＴ＃信号４４を受け取るよう接続されている。 従って、論理回路６４はプロセッサ２０がＳＭＭ１６に入ったときそのことを検 知することができる。 論理回路６４は、プロセッサ２０がＳＭＭ１６になっていることを検出すると 、レジスタ６０．１〜６０．３に第１の型のアクセスを可能にし、プロセッサ２ ０がＳＭＭ１６になっていない（すなわち、実アドレス、保護または仮想８０８ ６モードになっている）ことを検出すると、レジスタ６０．１〜６０．３の第２ の型のアクセスを可能にするよう機能する。より詳しく言うと、論理回路６４は 、 プロセッサ２０がＳＭＭ１６になっていることが検出されると、レジスタ６０． １〜６０．３へのフル読出し／書込みアクセスを可能にし、他方プロセッサがＳ ＭＭ１６になっていないときは、レジスタ６０．１〜６０．３へのアクセスを抑 止、あるいは阻止する。図４に示すように、論理回路６４はデコーダ６２に接続 されていて、上に述べた機能性が確保されるようデコーダ６２に入力を供給する 。しかしながら、論理回路６４はデコーダ６２に組み込むこともできれば、デコ ーダ６２の下流に設けて、プロセッサ２０がＳＭＭ１６になっていないときデコ ーダからのセレクト信号をゲート処理するようにすることも可能なことは理解さ れよう。 さらに、論理回路６４によって可能になる第１の型のアクセスはフル読出し／ 書込みアクセスである必要はなく、また第２の型のアクセスは完全なアクセスブ ロックである必要はない。たとえば、第１の型のアクセスは読出しアクセスのみ で、これに特定レジスタへの完全アクセスブロックを可能にする第２の型のアク セスを組み合わせることもできる。あるいは、第１の型のアクセスはフル読出し ／書込みアクセスで、これにレジスタへの読出しアクセスのみを可能にする第２ の型のアクセスを組み合わせてもよい。 上に説明した第１及び第２の型のアクセスは、プロセッサ２０がＳＭＭ１６に なっていないときレジスタへのアクセスを完全に阻止するか、または制限するだ けで、レジスタへの程度の異なる保護を可能にするのに役立つ。従って、上記の 構成は、これを用いない場合にレジスタ６０にアクセスしてその内容を不正に変 えることが可能であり得る誤動作プログラム、ウィルスプログラムあるいはオペ レーティングシステム・カーネルに対してさえ、簡単かつ効果的な保護手段を提 供することができる。上記のように、レジスタ６０に対して確かな保護を講じる ことは、レジスタ６０．１〜６０．３のいずれかのレジスタが電源管理及びシス テム構成用として使用される場合、このようなレジスタに記憶されたデータの損 傷はコンピュータシステム１８内のデータ、ソフトウェアの保全性、及びさらに は物理装置の保全性についても重大な影響を持ち得るので、特に大切である。 第１及び第２の型のアクセスは、レジスタ６０へのアクセスの程度と関連づけ る必要はないが、レジスタ６０自体が動作する形態と関連づけてもよい。たとえ ば、論理回路６４によって可能となる第１の型のアクセスがシリアルポートの形 でレジスタ６０．１へのアクセスを容易にし、第２の型のアクセスがパラレルポ ートの形でレジスタ６０．１へのアクセスを可能にするようにすることもできれ ば、この逆の関係とすることも可能である。 図５〜図７は、Ｉ／Ｏマップレジスタへの第１及び第２の型のアクセスを容易 にするための回路構成をより詳細に示したものである。まず、図５には、制御／ 状態レジスタ７０及びデータレジスタ７２を有するチップ６８を含む回路構成６ ６が示されており、レジスタ７０及び７２はＩ／Ｏアドレス空間にマップされて いる。図示の回路構成６６は、さらにアドレスデコーダ７４を含み、このアドレ スデコーダはアドレスバス７６からアドレスデータを受け取り、かつ制御バス７ ８からメモリ・入出力（Ｍ／ＩＯ）信号を受け取るよう接続されている。また、 回路構成６６は、ＡＮＤゲート８０の形の論理回路も具備し、この論理回路はア ドレスデコーダ７４からＳＥＬＥＣＴ信号８２を受け取り、制御バス７８からＳ ＭＩＡＣＴ＃信号８４を受け取るよう接続されている。また、ＡＮＤゲート８０ は、ＣＨＩＰ ＳＥＬＥＣＴ信号８６をチップ６８に供給するよう接続されてい る。従って、ＡＮＤゲート８０がアドレスデコーダ７４からのＳＥＬＥＣＴ信号 ８２をゲート処理することを可能にすることによって、ＳＭＩＡＣＴ＃信号８４ を出すプロセッサがＳＭＭ１６になっていないとき、ＡＮＤゲート８０はレジス タ７０及び７２へのアクセスを全て阻止することができる。このようにして、レ ジスタ７０及び７２は、プロセッサがＳＭＭ１６になっていないとき、内容の損 傷あるいは不正書き換えが阻止される。 図６は、本発明のもう一つの実施形態を示し、この実施形態では、回路構成８ ８はＩ／Ｏマップレジスタ９０及びアドレスデコーダ９２を有する。アドレスデ コーダ９２は、アドレスバス７６からアドレスデータを受け取り、制御バス７８ からメモリ／入出力（Ｍ／ＩＯ）信号を受け取るように接続されている。また、 図示の回路構成８８は、ＡＮＤゲート９４及び９６とＯＲゲート９８からなる論 理回路を有する。ＡＮＤゲート９４は、制御バス７８から読出し／書込み（Ｒ／ Ｗ）信号１００を受け取り、アドレスデコーダ９２からＳＥＬＥＣＴ信号１０２ を受け取ると共に、ＳＥＬＥＣＴＩ信号１０４をＯＲゲート９８へ出力するよう 接続されている。ＡＮＤゲート９６はアドレスデコーダ９２からＳＥＬＥＣＴ信 号１０２を受け取り、制御バス７８からＳＭＩＡＣＴ＃信号１０６を受け取ると 共に、ＳＥＬＥＣＴ２信号１０８をＯＲゲート９８へ出力するよう接続されてい る。ＯＲゲート９８は、ＲＥＧＩＳＴＥＲ ＳＥＬＥＣＴ信号１１０をレジスタ ９０へ出力する。従って、ＳＭＩＡＣＴ＃信号１０６がアサートされていないと き、図４に示すデコーダ９２論理回路の構成は、レジスタ９０への読出しアクセ スのみを許可するということは理解されよう。しかしながら、ＳＭＩＡＣＴ＃信 号１０６がアサートされると、レジスタ９０への読出し及び書込みアクセスが容 易になる。 図７は、本発明のさらにもう一つの実施形態を示し、この実施形態においては 、回路構成１１０はいずれも同じＩ／Ｏアドレスにマップされた一対のレジスタ １１２及び１１４を有する。また、この回路構成１１０はアドレスデコーダ１１ ６を有する。アドレスデコーダ１１６はデータバス７６からアドレスデータを、 制御バス７８からメモリ／入出力（Ｍ／ＩＯ）信号を受け取るように接続されて いる。回路構成１１０は、ＡＮＤゲート１１８及び１２０と、マルチプレクサ（ ＭＵＸ）１２２も具備している。ＡＮＤゲート１１８及び１２０は各々アドレス デコーダ１１６からＳＥＬＥＣＴ信号１２４を受け取るよう接続されている。さ らに、ＡＮＤゲート１１８は制御バスからＳＭＩＡＣＴ＃信号１２６を受け取る よう接続されており、他方ＡＮＤゲート１２０はインバータ１３０から反転ＳＭ ＩＡＣＴ＃信号１２８を受け取るように接続されている。ＳＭＩＡＣＴ＃信号を 出すプロセッサがＳＭＭ１６になっていないときは、ＡＮＤゲート１１８がＳＥ ＬＥＣＴＩ信号１３２をレジスタ１１２に供給する。同様に、ＳＭＩＡＣＴ＃信 号を出すプロセッサがＳＭＭ１６になっているときは、ＡＮＤゲート１２０がＳ ＥＬＥＣＴ２信号１３４をレジスタ１１４に供給する。ＭＵＸ１２２は双方向マ ルチプレクサで、ＳＭＩＡＣＴ＃信号１２６がハイかローかによってレジスタ１ １２または１１４のどちらかをデータバス７９に接続する。より詳しく言うと、 ＳＭＩＡＣＴ＃信号がアサートされていて（すなわちローで）、プロセッサがＳ ＭＭ１６になっていることが指示されているとき、ＭＵＸ１２２は読出しまたは 書込み動作が可能なようにレジスタ１１４をデータバス７９に接続する。あるい は、 ＳＭＩＡＣＴ＃信号１２６がアサートされておらず（すなわちハイで）、プロセ ッサがＳＭＭ１６になっていないことが指示されているとき、ＭＵＸ１２２はレ ジスタ１２２をデータバス７９に接続する。 従って、プロセッサがＳＭＭ１６になっていないとき、レジスタ１１４の内容 はアクセス不可能であり、プロセッサがＳＭＭ１６になっていないときのウィル スまたは誤動作プログラムによるアクセスが阻止され、レジスタ内容の損傷が防 止される。 さらに、上に述べたレジスタは、種々のサイズのものを使用することができ、 従ってレジスタのサイズによって、保護を確保するために本発明を適用して問題 を解消する能力の程度も変化する。たとえば、上記のレジスタは各々１〜１２４ ビットの間のサイズを持つことができる。 方法の説明 次に、図８にはＩ／Ｏマップレジスタへのアクセスを制御する方法が示されて いる。図示の方法は、まずステップ１３４において、Ｉ／Ｏマップレジスタへの アクセス要求をデコーダ及びＩ／Ｏマップレジスタと関連づけられた論理回路で 受け取るステップからなる。ステップ１３６では、論理回路がプロセッサのモー ドを検知する。より詳しく言うと、プロセッサからでたＳＭＩＡＣＴ＃信号を調 べることによって、アクセス要求を出したプロセッサがＳＭＭで動作しているか どうかが調べられる。ステップ１３８でプロセッサがＳＭＭで動作していること が確認されると、プログラムはステップ１４０に進み、プロセッサはＩ／Ｏマッ プレジスタへの無制限アクセスを許可される。これに対して、ステップ１３８で プロセッサがＳＭＭで動作していないことが確認されると、プログラムはステッ プ１４２へ進み、プロセッサはＩ／Ｏマップレジスタへの限定アクセスを許可さ れるか、あるいは全くアクセスを許可されない。 プロセッサがＩ／Ｏマップレジスタへの無制限アクセス権を得る方法が図９に 全体として符号１５０で示されている。この方法では、ステップ１５２で、Ｉ／ Ｏアドレス空間にマップされ電源管理機能を実行中の制御レジスタが組み込まれ たバスブリッジのような装置がＳＭ＃信号をアサートすることによってシステム 管理割込み要求をプロセッサへ出す。ステップ１５４で、プロセッサはＳＭＩＡ ＣＴ＃信号をアサートすることによりその要求に応答する。次に、プロセッサは 、ステップ１５６に進んで、図３Ｂに示されるように、ＳＭＲＡＭをメモリアド レス空間のメモリ値域にマップし、プロセッサ状態情報をＳＭＲＡＭに書き込む 。図１０にＳＭＲＡＭ１８０が図解してあり、ステップ１５６でＳＭＲＡＭ１８ ０に書き込まれたプロセッサ状態情報１８２の記憶場所が示されている。プロセ ッサは、ステップ１５８でＳＭＭに入り、ステップ１６０でＳＭＲＡＭ１８０内 のエントリポイント１８４へジャンプしてＳＭＩハンドラルーチン１８６にアク セスする。すると、ＳＭＩハンドラルーチン１８６は、ステップ１６２で、状態 レジスタ（状態ベクトルとも呼ばれる）をチェックして、ＳＭＩ要求の性質及び ソースを確認する。この例の場合、状態レジスタはそのＳＭＩ要求が上述のバス ブリッジから出たものであること、そしてその制御レジスタの内容を変更する必 要があるということを指示する。たとえば、制御レジスタには、プロセッサを動 作させようとするフル動作周波数に対する比率を示す「絞り」値が書き込まれる かもしれない。その場合、状態レジスタは、プロセッサの動作周波数を「絞る」 、従って「絞り」値を小さくする要求に応答してＳＭＩ要求が出されたというこ とを示すことを指示することになる。ステップ１６４で、ＳＭＩハンドラルーチ ン１８６は、上に述べたように、ＳＭＩＡＣＴ＃信号のアサートの故に、対応す るＩ／Ｏマップレジスタへの無制限アクセス権を与えられる。ステップ１６６で 、ＳＭＩハンドラルーチン１８６はレジスタの内容に対して（すなわち「絞り」 値に対して）要求された演算処理を実行する。 より詳しく説明すると、ＳＭＩハンドラルーチン１８６は、図１０に示すよう にＳＭＩハンドラルーチン１８６の一部からなるＩ／Ｏマップレジスタ・アクセ ス及び変更コード１８８を実行する。コード１８８で実行を完了したＳＭＩハン ドラルーチン１８６は、ステップ１６８でＳＭＭ命令からのリターン（ＲＳＭ） 命令を出す。次に、プロセッサは、ステップ１７０で、プロセッサ状態情報１８ ２を検索して取り出し、ステップ１５２でＳＭＩ＃信号の送出前に存在したプロ セッサ状態を復元する。 図１１Ａ及び１１Ｂは、２つのアドレス空間構成を示し、図１１Ａのアドレス 空間構成は従来の技術で実施されているものであり、図１１Ｂのアドレス空間構 成は本発明によって達成されるものである。図１１Ａに示す構成においては、プ ロセッサ１９０は、図示のように、実アドレス、保護または仮想８０８６動作モ ードになっているとき、円１９２で示すアドレス空間へのアクセス権を持ち、Ｓ ＭＭになっているとき、円１９４で示すアドレス空間へのアクセス権を持つ。明 らかに理解できるように、プロセッサ１９０は全ての動作モードにおいて全Ｉ／ Ｏマップ空間に対するアクセス権を有する。図１１Ｂに示す構成においては、プ ロセッサ１９０は、実アドレス、保護または仮想８０８６動作モードになってい るとき、円１９６に示すアドレス空間へのアクセス権を有し、ＳＭＭになってい るとき、円１９８で示すアドレス空間へのアクセス権を有する。円１９８に示す ように、本発明は、プロセッサがＳＭＭモードになっているときのみアクセス可 能な専用ＳＭＭ Ｉ／Ｏマップアドレス空間の生成を可能にするものである。 本発明は、プロセッサまたは他のコンピュータの装置によるＩ／Ｏマップレジ スタへのアクセスを制御するための効果的な方法を提供するものである。本発明 を実装するための回路の搭載は、回路の構成が簡単なことから、ダイスペースが 大きくなるという不利を招くことなく達成することができる。 本発明によれば、プロセッサがＳＭＭで動作しているときだけアクセスするこ とができる保護Ｉ／Ｏアドレス空間の生成が可能になる。保護Ｉ／Ｏアドレス空 間には、プロセッサがＳＭＭで動作しているときだけ保護が講じられるので、本 発明では、誤動作やウィルスプログラムに対して、さらにはオペレーティングシ ステムによる不正なアクセスに対してＩ／Ｏマップレジスタの内容を効果的に保 護する手段が得られる。また、本発明は、様々な保護深さまたはレベルの生成が 可能であるという点もある。たとえば、保護は絶対保護とすることもできれば、 保護Ｉ／Ｏマップレジスタへの書込みトランザクションを阻止する程度までしか 保護が及ばないようにすることもできる。 本発明によれば、拡張機能が可能なようにＩ／Ｏマップレジスタの構成を行う ことが可能になる。たとえば、本発明の他の実施形態においては、Ｉ／Ｏマップ レジスタをプロセッサが動作しているモードによってシリアルまたはパラレル・ データバッファ・レジスタとして構成することが可能である。 以上、コンピュータシステムのＩ／Ｏアドレス空間にマップされたレジスタへ のアクセスを制御する方法及び装置について詳細に説明した。本発明は、特定の 実施形態との関連で説明したが、広義の本発明の精神及び範囲を逸脱することな くこれらの実施形態に対して様々な修正態様及び変更態様を実施することが可能 なことは明らかであろう。従って、本願明細書及び図面は、限定的な意味ではな く、例示説明を目的とした意味で解釈されるべきものである。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，Ｌ Ｕ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ， ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＫＥ，ＬＳ，ＭＷ，Ｓ Ｄ，ＳＺ，ＵＧ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ ，ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＬ，ＡＭ，ＡＴ，ＡＴ ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ， ＣＨ，ＣＮ，ＣＵ，ＣＺ，ＣＺ，ＤＥ，ＤＥ，ＤＫ，Ｄ Ｋ，ＥＥ，ＥＥ，ＥＳ，ＦＩ，ＦＩ，ＧＢ，ＧＥ，ＧＨ ，ＨＵ，ＩＬ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ， ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，Ｍ Ｄ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ， ＳＫ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＵＡ，ＵＧ，ＵＺ，Ｖ Ｎ，ＹＵ 【要約の続き】 定型アクセスが可能になる。プロセッサ（２０）に対し て第１の無制限型アクセス権が与えられると、プロセッ サ（２０）は上記専用のシステム管理メモリアドレス空 間に記憶されたコードの指示の下に、Ｉ／Ｏマップレジ スタ（６０）の内容に対して演算を実行する。

Claims (1)

1. 【特許請求の範囲】 １．第１及び第２の動作モードで動作可能なプロセッサを具備するコンピュータ システムの入出力（Ｉ／Ｏ）マップレジスタへのアクセスを可能にする方法にお いて： Ｉ／Ｏマップレジスタへのアクセス要求を受け取るステップと； プロセッサが第１の動作モードで動作しているかどうかを調べるステップと； プロセッサが第１の動作モードで動作していればＩ／Ｏマップレジスタへの第 １の型のアクセスを可能にするステップと； プロセッサが第１の動作モードで動作していなければＩ／Ｏマップレジスタへ の第２の型のアクセスを可能にするステップと； を具備した方法。 ２．上記第１の動作モードがプロセッサが専用のシステム管理メモリアドレス空 間にアクセスするシステム管理モードであり、上記の調べるステップがプロセッ サがシステム管理モードで動作しているかどうかを調べるステップよりなる請求 項１記載の方法。 ３．上記Ｉ／Ｏマップレジスタへの第１の型のアクセスが可能な場合に、上記専 用のシステム管理メモリアドレス空間に記憶されたコードの指示の下に、そのＩ ／Ｏマップレジスタの内容に対して演算を実行するステップをさらに具備した請 求項２記載の方法。 ４．プロセッサが上記第１の動作モードで動作していないとき所定のアクセス型 に対してＩ／Ｏマップレジスタに保護を講じるよう、上記第２の型のアクセスが 第１の型のアクセスに対して相対的に制限される請求項１記載の方法。 ５．第１の型のアクセスを可能にする上記ステップが、少なくともＩ／Ｏマップ レジスタへの読出しアクセスを可能にするステップからなり、第２の型のアクセ スを可能にする上記ステップが、Ｉ／Ｏマップレジスタへのアクセスを阻止する ステップからなる請求項４記載の方法。 ６．第１の型のアクセスを可能にする上記ステップがＩ／Ｏマップレジスタへの 読出し及び書込みの両方のアクセスを可能にするステップからなる請求項５記載 の方法。 ７．第１の型のアクセスを可能にする上記ステップが、Ｉ／Ｏマップレジスタへ の読出し及び書込みの両方のアクセスを可能にするステップからなり、第２の型 のアクセスを可能にする上記ステップがＩ／Ｏマップレジスタへの読出しアクセ スのみを可能にするステップからなる請求項４記載の方法。 ８．プロセッサがシステム管理モードで動作しているかどうかを調べる上記ステ ツプが： プロセッサからシステム管理モード状態信号を受け取るステップと； そのシステム管理モード状態信号を監視して、プロセッサがシステム管理モー ドで動作しているかどうかを確認するステップと； からなる請求項２記載の方法。 ９．コンピュータシステムの入出力（Ｉ／Ｏ）アドレス空間にマップされたレジ スタへのアクセスを可能にする方法において： プロセッサでシステム管理要求を受け取るステップと； そのシステム管理要求に応答してプロセッサをシステム管理モードにするステ ップと； プロセッサにコンピュータシステムの入出力（Ｉ／Ｏ）アドレス空間にマップ されたレジスタへの第１の型のアクセス権を与えるステップと； そのレジスタの内容に対して演算を実行するステップと； プロセッサをシステム管理モードから出すステップと； プロセッサにそのレジスタへの第２の型のアクセス権を与えるステップと； を具備した方法。 １０．コンピュータシステムが、プロセッサがシステム管理モードになっている とき専用のＳＭＭメモリアドレス空間にアクセスし、上記レジスタの内容に対す る演算がＳＭＭメモリアドレス空間に記憧されたコードの指示の下にプロセッサ によって実行される請求項９記載の方法。 １１．第１及び第２の動作モードで動作可能なコンピュータシステムで使用する ためのインタフェース装置において： 入出力（Ｉ／Ｏ）アドレス空間にマップされたレジスタと； そのレジスタを識別するためのアドレスデータを受け取るように接続された入 力と、アドレスデータがそのレジスタを識別していることを示すセレクト信号を 出力するよう接続された出力とを有するデコーダと； コンピュータシステムが第１の動作モードで動作しているときそれを検知する よう構成され、かつコンピュータシステムが第１のモードで動作しているときそ のレジスタへの第１の型のアクセスを可能にし、コンピュータシステムが第１の モードで動作していないときは第２の型のアクセスを可能にするよう構成された 論理回路と； を具備したインタフェース装置。 １２．上記第１の動作モードが、コンピュータシステムのプロセッサが専用のシ ステム管理メモリアドレス空間にアクセスするシステム管理モードであり、上記 論理回路がそのプロセッサがシステム管理モードで動作しているとき上記レジス タへの第１の型のアクセスを可能にするよう構成されている請求項１１記載のイ ンタフェース装置。 １３．上記論理回路が、コンピュータシステムのプロセッサからコンピュータシ ステムが第１の動作モードで動作していることを示す信号を受け取るよう接続さ れた入力を有する請求項１１記載のインタフェース装置。 １４．プロセッサが上記第１の動作モードで動作していないとき所定のアクセス 型に対して上記レジスタに保護を講じるよう、上記第２の型のアクセスが第１の 型のアクセスに対して相対的に制限される請求項１１記載のインタフェース装置 。 １５．上記論理回路が、コンピュータシステムが第１の動作モードで動作してい るとき少なくとも上記レジスタへの読出しアクセスを可能にし、コンピュータシ ステムが第１の動作モードで動作していないときはレジスタへのアクセスを阻止 するよう構成されている請求項１４記載のインタフェース装置。 １６．上記論理回路が、コンピュータシステムが第１の動作モードで動作してい るとき上記レジスタへの読出し及び書込みの両方のアクセスを可能にし、コンピ ュータシステムが第１の動作モードで動作していないときはレジスタへの読出し アクセスのみを可能にするよう構成されている請求項１４記載のインタフェース 装置。 １７．上記論理回路が、コンピュータシステムが第１の動作モードで動作してい るとき第１の型のポートとして上記レジスタへのアクセスを可能にし、コンピュ ータシステムが第１の動作モードで動作していないときは第２の型のポートとし てレジスタへのアクセスを可能にする請求項１１記載のインタフェース装置。 １８．システム管理モード（ＳＭＭ）で動作可能なコンピュータシステムにおい て： コンピュータシステムがシステム管理モードで動作しているとき専用のＳＭＭ メモリアドレス空間に対してアクセス権を持つプロセッサと； そのプロセッサ接続されていて： 入出力（Ｉ／Ｏ）アドレス空間にマップされたレジスタ； そのレジスタを識別するアドレスデータを受け取るよう接続された入力と 、そのレジスタにセレクト信号を供給するよう接続された出力とを有するデコー ダ；及び コンピュータシステムがシステム管理モードで動作しているときそれを検 知するよう構成され、かつコンピュータシステムがシステム管理モードで動作し ているとき該プロセッサによる該レジスタへの第１の型のアクセスを可能にし、 コンピュータシステムがシステム管理モードで動作していないときは該プロセッ サによる該レジスタへの第２の型のアクセスを可能にするよう構成されている論 理回路； を有するインタフエース装置と； を具備したコンピュータシステム。