JPH0196747A - データ処理装置 - Google Patents
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- JPH0196747A JPH0196747A JP62255180A JP25518087A JPH0196747A JP H0196747 A JPH0196747 A JP H0196747A JP 62255180 A JP62255180 A JP 62255180A JP 25518087 A JP25518087 A JP 25518087A JP H0196747 A JPH0196747 A JP H0196747A
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- 239000004065 semiconductor Substances 0.000 claims description 2
- 230000002401 inhibitory effect Effects 0.000 abstract description 2
- 230000006870 function Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000001514 detection method Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 101100087530 Caenorhabditis elegans rom-1 gene Proteins 0.000 description 1
- 101100305983 Mus musculus Rom1 gene Proteins 0.000 description 1
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- 230000006378 damage Effects 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F21/00—Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
- G06F21/70—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer
- G06F21/71—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure computing or processing of information
- G06F21/74—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure computing or processing of information operating in dual or compartmented mode, i.e. at least one secure mode
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/14—Protection against unauthorised use of memory or access to memory
- G06F12/1458—Protection against unauthorised use of memory or access to memory by checking the subject access rights
-
- G—PHYSICS
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- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/44—Arrangements for executing specific programs
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- Mathematical Physics (AREA)
- Storage Device Security (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
この発明は、データ処理技術さらには上位動作モードと
下位動作モードを有するデータ処理装置に適用して特に
有効な技術に関し、例えばマイクロコンピュータにおけ
るメモリの制御方式に利用して有効な技術に関する。
下位動作モードを有するデータ処理装置に適用して特に
有効な技術に関し、例えばマイクロコンピュータにおけ
るメモリの制御方式に利用して有効な技術に関する。
[従来の技術]
従来1例λば[株]日立製作所製16ビツトマイクロプ
ロセツサHD68000のように、プログラムの実゛打
状態として、スーパバイザ状態と呼ばれる動作モードと
、ユーザ状態と呼ばれる動作モードを有し、2つの状態
のうち常にいずれか一方の状態で動作するようにされた
ものが提供されている([株]日立製作所 1984年
9月発行rHMcs 68000 日立マイクロコ
ンピュータシステム HD68000.HD68000
Y、HD68000PHD、68000PS MPU
(Micro Processsing Uni
t)J第52頁参照)。
ロセツサHD68000のように、プログラムの実゛打
状態として、スーパバイザ状態と呼ばれる動作モードと
、ユーザ状態と呼ばれる動作モードを有し、2つの状態
のうち常にいずれか一方の状態で動作するようにされた
ものが提供されている([株]日立製作所 1984年
9月発行rHMcs 68000 日立マイクロコ
ンピュータシステム HD68000.HD68000
Y、HD68000PHD、68000PS MPU
(Micro Processsing Uni
t)J第52頁参照)。
上記スーパバイザ状態はプログラム実行状態のうち上位
の状態であり、cpg (中央処理部)は全ての命令を
使用し、全てのレジスタをアクセスすることができる。
の状態であり、cpg (中央処理部)は全ての命令を
使用し、全てのレジスタをアクセスすることができる。
また、ユーザ状態はプログラム実行状態のうち下位の状
態であり、CPUはシステムに重大な影響を与える命令
やレジスタを使用することができない。
態であり、CPUはシステムに重大な影響を与える命令
やレジスタを使用することができない。
このように、2つのプログラム実行状態を持つことによ
りマイクロプロセッサは、マルチタスク処理等を効率良
く実行することができる。
りマイクロプロセッサは、マルチタスク処理等を効率良
く実行することができる。
なお、上記2つのプログラム実行状態を持つマイクロコ
ンピュータでは、通常CPU内部のステータスレジスタ
にスーパバイザ状態かユーザ状態を示すビットが設けら
れ、現在のプログラム実行状態を示すようにされている
。
ンピュータでは、通常CPU内部のステータスレジスタ
にスーパバイザ状態かユーザ状態を示すビットが設けら
れ、現在のプログラム実行状態を示すようにされている
。
[発明が解決しようとする問題点]
しかしながら、2つのプログラム実行状態を有するマイ
クロプロセッサに、例えばRAMのようなデータアクセ
スの可能なデバイスを内蔵した場合、以下のような問題
が発生する。
クロプロセッサに、例えばRAMのようなデータアクセ
スの可能なデバイスを内蔵した場合、以下のような問題
が発生する。
すなわち、内llRAM上をCPUがスーパバイザ状態
でデータ領域として使用した場合、同領域をユーザ状態
のζきにCPUが誤ってアクセスすると、重要なデータ
が破壊されてしまう恐れがあるというものである。
でデータ領域として使用した場合、同領域をユーザ状態
のζきにCPUが誤ってアクセスすると、重要なデータ
が破壊されてしまう恐れがあるというものである。
この発明は上記のような問題点に着目してなされたもの
で、スーパバイザ状態とユーザ状態の2つのプログラム
実行状態を有するマイクロコンビエータにおいて、例え
ばスーパバイザ状態で使用したRAM領域がユーザ状態
で不当にアクセスされて重要なデータが破壊されるのを
防止し、システムの信頼性を向上させることにある。
で、スーパバイザ状態とユーザ状態の2つのプログラム
実行状態を有するマイクロコンビエータにおいて、例え
ばスーパバイザ状態で使用したRAM領域がユーザ状態
で不当にアクセスされて重要なデータが破壊されるのを
防止し、システムの信頼性を向上させることにある。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。
ついては、本明細書の記述および添附図面から明らかに
なるであろう。
[問題点を解決するための手段]
本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。
を説明すれば、下記のとおりである。
すなわち、CPUがスーパバイザ状態で使用したRAM
領域をユーザ状態で使用できるか否かを示すフラグもし
くはそのようなビットを有するレジスタと、このフラグ
もしくはレジスタの内容とステータスレジスタのスーパ
バイザ/ユーザ状態指示ビットの内容に基づいてCPU
がユーザ状態でRAMを不当にアクセスしたか否か判定
する判定回路とを設け、アクセス違反を起こした場合に
、違反信号をCPUに送ったりRAMの選択信号をディ
スエーブル(無効状態に変化)させるようにするもので
ある。
領域をユーザ状態で使用できるか否かを示すフラグもし
くはそのようなビットを有するレジスタと、このフラグ
もしくはレジスタの内容とステータスレジスタのスーパ
バイザ/ユーザ状態指示ビットの内容に基づいてCPU
がユーザ状態でRAMを不当にアクセスしたか否か判定
する判定回路とを設け、アクセス違反を起こした場合に
、違反信号をCPUに送ったりRAMの選択信号をディ
スエーブル(無効状態に変化)させるようにするもので
ある。
[作用]
上記した手段によれば、CPUがスーパバイザ状態でR
AMを使用し、そのデータを保持したい場合には新たに
設けたフラグもしくはレジスタに、アクセスを禁止する
状態をセットすることにより、自動的にユーザ状態での
対応するRAMのアクセスを禁止して重要なデータの破
壊や読み出しを防止し、あるいは例外処理等により破壊
されたデータの修復を行なえるようにして、システムの
信頼性を向上させるという上記目的を達成することがで
きる。
AMを使用し、そのデータを保持したい場合には新たに
設けたフラグもしくはレジスタに、アクセスを禁止する
状態をセットすることにより、自動的にユーザ状態での
対応するRAMのアクセスを禁止して重要なデータの破
壊や読み出しを防止し、あるいは例外処理等により破壊
されたデータの修復を行なえるようにして、システムの
信頼性を向上させるという上記目的を達成することがで
きる。
〔実施例]
第1図には、本発明を、内蔵RAMを有するマイクロプ
ロセッサに適用した場合の一実施例が示されている。
ロセッサに適用した場合の一実施例が示されている。
特に制限されないが、第1図に示されている各回路ブロ
ックは単結晶シリコン基板のような一個の半導体チップ
上において形成される。
ックは単結晶シリコン基板のような一個の半導体チップ
上において形成される。
この実施例のマイクロプロセッサは、マイクロプログラ
ム制御方式の中央処理部CPUを備えている。中央処理
部はマイクロプログラムが格納されたマイクロROM
(リード・オンリ・メモリ)1を有し、このマイクロR
OMIは、マイクロアドレスデコーダ2によってアクセ
スされ、マイクロプログラムを構成するマイクロ命令が
順次読み出される。
ム制御方式の中央処理部CPUを備えている。中央処理
部はマイクロプログラムが格納されたマイクロROM
(リード・オンリ・メモリ)1を有し、このマイクロR
OMIは、マイクロアドレスデコーダ2によってアクセ
スされ、マイクロプログラムを構成するマイクロ命令が
順次読み出される。
マイクロアドレスデコーダ2には、命令レジスタ3にフ
ェッチされたマクロ命令のオペレーションコードに基づ
いてマイクロアドレス発生回路4において発生されたア
ドレスが供給され、これをデコードすることによって、
そのマクロ命令を実行する一連のマイクロ命令群の最初
の命令が読み出され、制御用デコーダ5によってデコー
ドされて各種レジスタや演算論理ユニット(ALU)等
からなる実行ユニット6等に対する制御信号が形成され
る。マクロ命令に対応する一連のマイクロ命令群のうち
2番目以降のマイクロ命令は直前の読み出されたマイク
ロ命令のネクストアドレスフィールドのコードがマイク
ロアドレスデコーダ2に供給されることにより、前のマ
イクロ命令中のネクストアドレスとアイクロアドレス発
生回路4から供給されるアドレスとに基づいて読み出さ
れる・ ;8−さ
らに、CPU内には内部制御状態を示すステータスレジ
スタSRやシステムスタックポインタSSP、例外処理
用ベクタを再配置可能にするエクセブションベクタベー
スレジスタEBR等からなるコントロールレジスタ群7
が設けられている。
ェッチされたマクロ命令のオペレーションコードに基づ
いてマイクロアドレス発生回路4において発生されたア
ドレスが供給され、これをデコードすることによって、
そのマクロ命令を実行する一連のマイクロ命令群の最初
の命令が読み出され、制御用デコーダ5によってデコー
ドされて各種レジスタや演算論理ユニット(ALU)等
からなる実行ユニット6等に対する制御信号が形成され
る。マクロ命令に対応する一連のマイクロ命令群のうち
2番目以降のマイクロ命令は直前の読み出されたマイク
ロ命令のネクストアドレスフィールドのコードがマイク
ロアドレスデコーダ2に供給されることにより、前のマ
イクロ命令中のネクストアドレスとアイクロアドレス発
生回路4から供給されるアドレスとに基づいて読み出さ
れる・ ;8−さ
らに、CPU内には内部制御状態を示すステータスレジ
スタSRやシステムスタックポインタSSP、例外処理
用ベクタを再配置可能にするエクセブションベクタベー
スレジスタEBR等からなるコントロールレジスタ群7
が設けられている。
また、この実施例のマイクロプロセッサには、CPUの
作業エリアとなるllqlaRAMllの他、特に制限
されないが、リフレッシュ制御やチップ選択制御、ウェ
イト状態制御等を行なうメモリコン−トロール回路12
が同一チップ上に形成されており、これらの回路および
CPUは、アドレスバス21およびデータバス22を介
して互いに接続されている。
作業エリアとなるllqlaRAMllの他、特に制限
されないが、リフレッシュ制御やチップ選択制御、ウェ
イト状態制御等を行なうメモリコン−トロール回路12
が同一チップ上に形成されており、これらの回路および
CPUは、アドレスバス21およびデータバス22を介
して互いに接続されている。
さらに、この実施例のマイクロプロセッサには、上記内
711RAM11のアドレス空間を設定するアドレス設
定レジスタ16と、アドレスバス21上のアドレスとア
ドレス設定レジスタ16に設定されたアドレスを比較し
て1発生したアドレスが内蔵RAMをアクセスするもの
か否か判定するアドレス比較回路17と、このアドレス
比較回路17から出力される一致信号Cを一方の入力信
号とするANDゲートG、およびCPU内のステータス
レジスタSRのスーパバイザ/ユーザ状態を示すビット
S/Uの状態信号をインバータINV□で反転した信号
と上記A、NDゲートG1の出力信号を入力信号とする
ANDゲートG2とからなるアクセスレベル判定回路1
3とが設けられている。
711RAM11のアドレス空間を設定するアドレス設
定レジスタ16と、アドレスバス21上のアドレスとア
ドレス設定レジスタ16に設定されたアドレスを比較し
て1発生したアドレスが内蔵RAMをアクセスするもの
か否か判定するアドレス比較回路17と、このアドレス
比較回路17から出力される一致信号Cを一方の入力信
号とするANDゲートG、およびCPU内のステータス
レジスタSRのスーパバイザ/ユーザ状態を示すビット
S/Uの状態信号をインバータINV□で反転した信号
と上記A、NDゲートG1の出力信号を入力信号とする
ANDゲートG2とからなるアクセスレベル判定回路1
3とが設けられている。
なお、上記ビットS/Uは「0」のときがユーザ状態を
、「1」のときがスーパバイザ状態を示す。
、「1」のときがスーパバイザ状態を示す。
また、アドレス比較回路17から出力される一致信号C
は内蔵RAMIIに対してはRAMの選択信号CSとし
て供給される。
は内蔵RAMIIに対してはRAMの選択信号CSとし
て供給される。
そして、特に制限されないが、本紀メモリコントロール
回路12内に設けられているコン10−ルレジスタMC
Hの1ビツトが、ユーザ状態で内蔵RAMをアクセス可
能か否か示すビットALDとして利用されており、この
ビットALDの状態信号が上記アクセスレベル判定回路
13を構成するANDゲートG1の他方の入力端子に供
給されている。特に制限されないが、上記アクセスレベ
ル指定ビットALDは、「0」のときにRAMがアクセ
ス可能な状態であることを、そして「1」のときがアク
セス不能である午とをそれぞれ示す。
回路12内に設けられているコン10−ルレジスタMC
Hの1ビツトが、ユーザ状態で内蔵RAMをアクセス可
能か否か示すビットALDとして利用されており、この
ビットALDの状態信号が上記アクセスレベル判定回路
13を構成するANDゲートG1の他方の入力端子に供
給されている。特に制限されないが、上記アクセスレベ
ル指定ビットALDは、「0」のときにRAMがアクセ
ス可能な状態であることを、そして「1」のときがアク
セス不能である午とをそれぞれ示す。
しかも、上記メモリコントロール回路12内のコントロ
ールレジスタMCRは、CPU内のステータスレジスタ
SRと同じく、スーパバイザ状態においてのみ使用可能
な命令によってデータバス22を介して各ビットへの設
定が行なえるように構成されている。
ールレジスタMCRは、CPU内のステータスレジスタ
SRと同じく、スーパバイザ状態においてのみ使用可能
な命令によってデータバス22を介して各ビットへの設
定が行なえるように構成されている。
従って、この実施例のマイクロプロセッサでは、コント
ロールレジスタMCR内のアクセスレベル指定ビットが
「1」に設定され、CPU内のステータスレジネタのビ
ットS/Uが「0」でユーザ状態であることを示してい
るときに、アドレスバス11上に内蔵RAMのアドレス
空間内のアドレスが出力されて、アドレス比較回路17
からハイレベルの一致信号Cが出力されると、ANDゲ
ートG□の出力がハイレベルになる。これによって。
ロールレジスタMCR内のアクセスレベル指定ビットが
「1」に設定され、CPU内のステータスレジネタのビ
ットS/Uが「0」でユーザ状態であることを示してい
るときに、アドレスバス11上に内蔵RAMのアドレス
空間内のアドレスが出力されて、アドレス比較回路17
からハイレベルの一致信号Cが出力されると、ANDゲ
ートG□の出力がハイレベルになる。これによって。
ビットS/Uの状態信号を反転した信号を入力とするA
NDゲートG2の出力がハイレベルに変化される。この
出力信号はCPUの例外処理回路8に対してアクセス違
反信号AVとして供給される。
NDゲートG2の出力がハイレベルに変化される。この
出力信号はCPUの例外処理回路8に対してアクセス違
反信号AVとして供給される。
これによって、CPUは内蔵RAMが不当にアクセスさ
れたことを知り、例えば、マイクロアドレス発生回路4
を制御して対応する例外処理へ移行するためのトラップ
ルチーンをマイクロROM1から呼び出して、データを
修復するための例外処理等を実行し、アクセス前の状態
に戻ることができる。
れたことを知り、例えば、マイクロアドレス発生回路4
を制御して対応する例外処理へ移行するためのトラップ
ルチーンをマイクロROM1から呼び出して、データを
修復するための例外処理等を実行し、アクセス前の状態
に戻ることができる。
なお、上記例外処理回路8には、ステータスレジスタS
R内のスーパバイザ/ユーザ状態の指示ビットS/Uか
らのの信号が入力され、上記以外の特権違反に対する例
外処理も実行できるようにされている。
R内のスーパバイザ/ユーザ状態の指示ビットS/Uか
らのの信号が入力され、上記以外の特権違反に対する例
外処理も実行できるようにされている。
このように、上記実施例では、内蔵RAMのアクセスレ
ベル指定ビットALDの状態信号と、CPU内のステー
タスレジスタSRのスーパバイザ/ユーザ状態を示すビ
ットS/Uの信号の状態に応じて内蔵RAMがアクセス
可能か否かを区別して、アクセス違反信号を形成するよ
うにされている。
ベル指定ビットALDの状態信号と、CPU内のステー
タスレジスタSRのスーパバイザ/ユーザ状態を示すビ
ットS/Uの信号の状態に応じて内蔵RAMがアクセス
可能か否かを区別して、アクセス違反信号を形成するよ
うにされている。
第1表は、内蔵RAMをアクセスする場合そのアクセス
が可能であるか否かを示す。
が可能であるか否かを示す。
0:アクセス可
×:アクセス不可
したがって、CPUはスーパバイザ状態で内蔵RAMを
使用し、その中のデータを保持したいときには、コント
ロールレジスタMCR内のアクセスレベル指定ビットA
LDに「1」を立ててからユーザ状態へ移行すればよい
、このようにすると、ユーザ状態で内蔵RAMが使用さ
れたときに、不当にRAMがアクセスされたことを知る
ことができる。一方、内蔵RAMのデータが不要なとき
はアクセスレベル指定ビットALDをrQJにしておけ
ば、ユーザ状態で自由に使用することができ。
使用し、その中のデータを保持したいときには、コント
ロールレジスタMCR内のアクセスレベル指定ビットA
LDに「1」を立ててからユーザ状態へ移行すればよい
、このようにすると、ユーザ状態で内蔵RAMが使用さ
れたときに、不当にRAMがアクセスされたことを知る
ことができる。一方、内蔵RAMのデータが不要なとき
はアクセスレベル指定ビットALDをrQJにしておけ
ば、ユーザ状態で自由に使用することができ。
内蔵RAMの容量がたとえ小さくても有効利用が可能と
なる。ただし、上記アクセス違反信号AVは、マイクロ
アドレス発生回路4に供給する代わりに、CPU内のコ
ントロールレジスタ群7の中の一つに違反があったか否
か示すビットを設け、そこに[1」をセットするように
してもよい。
なる。ただし、上記アクセス違反信号AVは、マイクロ
アドレス発生回路4に供給する代わりに、CPU内のコ
ントロールレジスタ群7の中の一つに違反があったか否
か示すビットを設け、そこに[1」をセットするように
してもよい。
なお、アドレス設定レジスタ16として、内蔵RAMの
アドレス空間を示すアドレスの他に、内蔵RAMの一部
の領域を指定できるレジスタを設けるようにしてもよい
、このようにすると、スーパバイザ状態で使用するエリ
アが内蔵RAMの一部であった場合に、その使用エリア
についてのみユーザ状態でのアクセスを禁止することが
できる。
アドレス空間を示すアドレスの他に、内蔵RAMの一部
の領域を指定できるレジスタを設けるようにしてもよい
、このようにすると、スーパバイザ状態で使用するエリ
アが内蔵RAMの一部であった場合に、その使用エリア
についてのみユーザ状態でのアクセスを禁止することが
できる。
また、上記実施例では、アクセスレベル指定ビットAL
Dをメモリコントロール回路12内のコントロールレジ
スタMCHに設けているが、それに限定されず、アクセ
ス禁止のための専用のフラグもしくはレジスタを設ける
ようにしてもよい。
Dをメモリコントロール回路12内のコントロールレジ
スタMCHに設けているが、それに限定されず、アクセ
ス禁止のための専用のフラグもしくはレジスタを設ける
ようにしてもよい。
しかも、そのレジスタはCPUの外でも内でもよく、ま
た、ステータスレジスタその他CPU内のコントロール
レジスタの空きビットを利用するようにしてもよい。
た、ステータスレジスタその他CPU内のコントロール
レジスタの空きビットを利用するようにしてもよい。
さらに、アクセスレベル指定ビットを有するレジスタは
、これをリセット信号Rによってリセットもしくはセッ
ト状態に設定できるように構成しておくことによって、
電源投入直後のイニシャライズ以前に、不当に内蔵RA
Mがアクセスされるのを防止することができる。
、これをリセット信号Rによってリセットもしくはセッ
ト状態に設定できるように構成しておくことによって、
電源投入直後のイニシャライズ以前に、不当に内蔵RA
Mがアクセスされるのを防止することができる。
第2図には1本発明に係るマイクロプロセッサの第2の
実施例が示されている。
実施例が示されている。
上記第1の実施例では、CPUの作業エリアとなる内蔵
RAMをユーザ状態で使用できないようにした場合につ
いて説明したが、この第2の実施例は、マルチタスク処
理に使用されるレジスタバンクがRAMによって構成さ
れている場合において、そのレジスタバンクをユーザ状
態で使用したり使用できないようにしたりするものであ
る。すなわち、RAMで構成された汎用レジスタ群14
は、例えば各々が16本のレジスタからなる16個のレ
ジスタバンクBN0〜B N1sを有しており、上記レ
ジスタバンクBN、〜B N、の中から一つを指定する
ためのレジスタバンク番号指定フィールドを有し、レジ
スタバンクの切換え制御等を司るバンクモードレジスタ
BMRがCPU内のコントロールレジスタの一つとして
レジスタ群7内に設けられている。そして、このバンク
モードレジスタBMRの“1ビツトがアクセスレベル指
定ビットALDとして使用され、このビットALDの状
態信号が、第1図の実施例と同様に構成されたアクセス
レベル判定回路13のANDゲートG1に入力されてい
る。
RAMをユーザ状態で使用できないようにした場合につ
いて説明したが、この第2の実施例は、マルチタスク処
理に使用されるレジスタバンクがRAMによって構成さ
れている場合において、そのレジスタバンクをユーザ状
態で使用したり使用できないようにしたりするものであ
る。すなわち、RAMで構成された汎用レジスタ群14
は、例えば各々が16本のレジスタからなる16個のレ
ジスタバンクBN0〜B N1sを有しており、上記レ
ジスタバンクBN、〜B N、の中から一つを指定する
ためのレジスタバンク番号指定フィールドを有し、レジ
スタバンクの切換え制御等を司るバンクモードレジスタ
BMRがCPU内のコントロールレジスタの一つとして
レジスタ群7内に設けられている。そして、このバンク
モードレジスタBMRの“1ビツトがアクセスレベル指
定ビットALDとして使用され、このビットALDの状
態信号が、第1図の実施例と同様に構成されたアクセス
レベル判定回路13のANDゲートG1に入力されてい
る。
また、この実施例では、第1の実施例におけるアドレス
設定レジスタ16やアドレス比較回路17が、汎用レジ
スタ群14やコントロールレジスタ群7の選択制御を行
なうメモリコントロール回路12内に設けられており、
アドレスバス21上のアドレスが汎用レジスタ群14の
アドレス範囲に入っていると、メモリコントロール回路
12からアドレス−敦検出信号Cが上記アクセスレベル
判定回路13のANDゲートG1に供給されるようにな
っている。他の構成は第1図の実施例と同様である。
設定レジスタ16やアドレス比較回路17が、汎用レジ
スタ群14やコントロールレジスタ群7の選択制御を行
なうメモリコントロール回路12内に設けられており、
アドレスバス21上のアドレスが汎用レジスタ群14の
アドレス範囲に入っていると、メモリコントロール回路
12からアドレス−敦検出信号Cが上記アクセスレベル
判定回路13のANDゲートG1に供給されるようにな
っている。他の構成は第1図の実施例と同様である。
この実施デにおいても、バンクモードレジスタBMR内
のアクセスレベル指定ビットに「1」を設定しておくこ
とにより、スーパバイザ状態で使用したレジスタバンク
のユーザ状態におけるアクセスを禁止し、マルチタスク
処理の切換えを円滑かつ安全に行なうことができる。
のアクセスレベル指定ビットに「1」を設定しておくこ
とにより、スーパバイザ状態で使用したレジスタバンク
のユーザ状態におけるアクセスを禁止し、マルチタスク
処理の切換えを円滑かつ安全に行なうことができる。
第3図には1本発明を適用したマイクロプロセッサの第
3の実施例が示されている。
3の実施例が示されている。
この実施例のマイクロプロセッサではアクセスレベル指
定ビットALDを有するレジスタ18が新たに設けられ
ているとともに、第1図の実施例と同様に構成されたア
クセスレベル判定回路13から出力されるアクセス違反
信号AVを用いて、内jlRAM11に供給される選択
信号CSを強制的にネゲートして、RAMIIのアクセ
スそのものを禁止するようになっている。
定ビットALDを有するレジスタ18が新たに設けられ
ているとともに、第1図の実施例と同様に構成されたア
クセスレベル判定回路13から出力されるアクセス違反
信号AVを用いて、内jlRAM11に供給される選択
信号CSを強制的にネゲートして、RAMIIのアクセ
スそのものを禁止するようになっている。
すなわち、アドレス比較回路17から出力されるアドレ
ス一致検出信号Cと、アクセスレベル判定回路13から
出力されるアクセス違反信号AVをインバータINV、
で反転した信号とを入力信号とするANDゲートG3が
設けられ、このゲートG、の出力が内蔵RAMIIに対
する選択信号C8として供給されるようにされている。
ス一致検出信号Cと、アクセスレベル判定回路13から
出力されるアクセス違反信号AVをインバータINV、
で反転した信号とを入力信号とするANDゲートG3が
設けられ、このゲートG、の出力が内蔵RAMIIに対
する選択信号C8として供給されるようにされている。
従って、この実施例では、コントロールレジスタ18の
ALDビットに「1」が立っていると、アドレスバス2
1上にRAMのアドレス空間のアドレスが出力されても
、内aRAM11のアクセスは行なわれない、これによ
り、スーパバイザ状態で使用したRAMのデータを保護
することができる。
ALDビットに「1」が立っていると、アドレスバス2
1上にRAMのアドレス空間のアドレスが出力されても
、内aRAM11のアクセスは行なわれない、これによ
り、スーパバイザ状態で使用したRAMのデータを保護
することができる。
なお、第1図の実施例と同様に、アクセスレベル判定回
路13から出力されるアクセス違反信号AVをCPUに
供給して、アクセスレベル違反をCPUIに知らせるこ
とにより、その修復および対策処理を行なうようにして
もよい。これにより。
路13から出力されるアクセス違反信号AVをCPUに
供給して、アクセスレベル違反をCPUIに知らせるこ
とにより、その修復および対策処理を行なうようにして
もよい。これにより。
より高いアクセス保護を行なうことができる。
さらに、内蔵RAMIIの配置アドレスがそのマイクロ
プロセッサの持つアドレス空間内で自由に再配置できる
機能を有さないマイクロプロセッサを構成する場合には
、アドレス比較回路17を比較的回路構成の単純なデコ
ード回路に置き替えることができる。アドレス比較回路
17はアドレスバス21上のアドレスと内蔵RAMII
の配置アドレスを常に比較しているため、その配置アド
レスが変わっても完全に動作可能である。しかし配置ア
ドレスが固定であるならばより回路規模の小さいデコー
ド回路にて同一機能を有することが可能である。
プロセッサの持つアドレス空間内で自由に再配置できる
機能を有さないマイクロプロセッサを構成する場合には
、アドレス比較回路17を比較的回路構成の単純なデコ
ード回路に置き替えることができる。アドレス比較回路
17はアドレスバス21上のアドレスと内蔵RAMII
の配置アドレスを常に比較しているため、その配置アド
レスが変わっても完全に動作可能である。しかし配置ア
ドレスが固定であるならばより回路規模の小さいデコー
ド回路にて同一機能を有することが可能である。
なお、上記実施例では、内蔵RAMのアクセスレベルを
設定するためのレジスタもしくはフラグを設け、プログ
ラムによる制御を可能としたが、例えばマイクロプロセ
ッサのピン数に余裕があれば、アクセスレベルを外部か
ら設定するための端子を設けることにより、外部回路に
よるハードウェア制御も可能とすることができる。
設定するためのレジスタもしくはフラグを設け、プログ
ラムによる制御を可能としたが、例えばマイクロプロセ
ッサのピン数に余裕があれば、アクセスレベルを外部か
ら設定するための端子を設けることにより、外部回路に
よるハードウェア制御も可能とすることができる。
また、上記実施例では、内蔵RAMのデータ破壊の防止
について説明したが、マイクロプロセッサに内蔵されて
いるROM (リード・オンリ・メモリ)やFROM
(プログラマブルROM) 、紫外線消去型のEFRO
M(イレーザブルFROM)、電気的に書込み消去可能
なEEFROM (エレクトリカリEPFROM)等に
本発明を適用することによりROMデータの秘密保護を
図ることができる。
について説明したが、マイクロプロセッサに内蔵されて
いるROM (リード・オンリ・メモリ)やFROM
(プログラマブルROM) 、紫外線消去型のEFRO
M(イレーザブルFROM)、電気的に書込み消去可能
なEEFROM (エレクトリカリEPFROM)等に
本発明を適用することによりROMデータの秘密保護を
図ることができる。
また、上記制御対象となるRAMは、内蔵RAMのみで
なく、外付けRAMであってもよい。
なく、外付けRAMであってもよい。
以上説明したように上記実施例においては、CPUがス
ーパバイザ状態で使用したRAM領域をユーザ状態で使
用できるか否かを示すフラグもしくはそのようなビット
を有するレジスタと、このレジスタの内容とステータス
レジスタのスーパバイザ/ユーザ状態指示ビットの内容
とに基づいてCPUがユーザ状態でRAMを不当にアク
セスしたか否か判定する判定回路とを設け、アクセス違
反を起こした場合に、違反信号をCPUに送ったりRA
Mの選択信号をネゲート(無効状態に変化)させるよう
にしたので、CPUがスーパバイザ状態でRAMを使用
し、そのデータを保持したい場合には新たに設けたフラ
グもしくはレジスタに、アクセスを禁止する状態がセッ
トされることにより、自動的にユーザ状態での対応する
RAMのアクセスが禁止されるという作用により、重要
なデータの破壊や読み出しを防止したり、例外処理等に
より破壊されたデータの修復が行なえるようになり、こ
れによって、システムの信頼性が大幅に向上されるとい
う効果がある。
ーパバイザ状態で使用したRAM領域をユーザ状態で使
用できるか否かを示すフラグもしくはそのようなビット
を有するレジスタと、このレジスタの内容とステータス
レジスタのスーパバイザ/ユーザ状態指示ビットの内容
とに基づいてCPUがユーザ状態でRAMを不当にアク
セスしたか否か判定する判定回路とを設け、アクセス違
反を起こした場合に、違反信号をCPUに送ったりRA
Mの選択信号をネゲート(無効状態に変化)させるよう
にしたので、CPUがスーパバイザ状態でRAMを使用
し、そのデータを保持したい場合には新たに設けたフラ
グもしくはレジスタに、アクセスを禁止する状態がセッ
トされることにより、自動的にユーザ状態での対応する
RAMのアクセスが禁止されるという作用により、重要
なデータの破壊や読み出しを防止したり、例外処理等に
より破壊されたデータの修復が行なえるようになり、こ
れによって、システムの信頼性が大幅に向上されるとい
う効果がある。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない0例えば、上記実施例では
RAMのアクセスレベルを示すレジスタもしくはフラグ
を設け、その状態に応じて内蔵RAMをスーパバイザ状
態のみあるいはスーパバイザ状態とユーザ状態とで使用
できるようにしているが、同一のアドレス空間を有する
内蔵RAMを2つ設け、アクセスレベルを示すレジスタ
の内容に応じていずれか一方のRAMをアクセス可能に
して、スーパバイザ状態で使用したRAMのユーザ状態
でのアクセスを回避してRAMのデータを保護するよう
にしてもよい。
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない0例えば、上記実施例では
RAMのアクセスレベルを示すレジスタもしくはフラグ
を設け、その状態に応じて内蔵RAMをスーパバイザ状
態のみあるいはスーパバイザ状態とユーザ状態とで使用
できるようにしているが、同一のアドレス空間を有する
内蔵RAMを2つ設け、アクセスレベルを示すレジスタ
の内容に応じていずれか一方のRAMをアクセス可能に
して、スーパバイザ状態で使用したRAMのユーザ状態
でのアクセスを回避してRAMのデータを保護するよう
にしてもよい。
ただし、実施例のように内fiRAMをスーパバイザ状
態とユーザ状態で共用するようにした方がメモリの使用
効率は良い、71 以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるマイクロプロセッサ
に適用したものについて説明したが、この発明はそれに
限定されず、同一チップ上にタイマやシリアル通信回路
、DMAコントローラ等が搭載されてなるシングルチッ
プマイコンやボード型のマイクロコンピュータその他デ
ータアクセスが行なわれる機能を有するデータ処理装置
一般に利用することができる。
態とユーザ状態で共用するようにした方がメモリの使用
効率は良い、71 以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるマイクロプロセッサ
に適用したものについて説明したが、この発明はそれに
限定されず、同一チップ上にタイマやシリアル通信回路
、DMAコントローラ等が搭載されてなるシングルチッ
プマイコンやボード型のマイクロコンピュータその他デ
ータアクセスが行なわれる機能を有するデータ処理装置
一般に利用することができる。
[発明の効果]
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。
て得られる効果を簡単に説明すれば下記のとおりである
。
スナワち、スーパバイザ状態とユーザ状態ノ2つのプロ
グラム実行状態を有するマイクロコンピュータにおいて
、スーパバイザ状態で使用したRAM領域がユーザ状態
で不当にアクセスされて重要なデータが破壊されるのを
防止し、システムの信頼性を向上させることができる。
グラム実行状態を有するマイクロコンピュータにおいて
、スーパバイザ状態で使用したRAM領域がユーザ状態
で不当にアクセスされて重要なデータが破壊されるのを
防止し、システムの信頼性を向上させることができる。
第1図は本発明をマイクロプロセッサに適用した場合の
第1の実施例を示すブロック図、第2図は本発明に係る
マイクロプロセッサの第2の実施例を示すブロック図。 第3図は本発明に係るマイクロプロセッサの第3の実施
例を示すブロック図である。 7・・・・コントロールレジスタ群、13・・・・アク
セスレベル判定回路、16・・・・アドレス設定レジス
タ、17・・・・アドレス比較回路、SR・・・・ステ
ータスレジスタ、S/U・・・・スーパバイザ/ユーザ
状態指示ビット、ALD・・・・アクセスレベル指定ビ
ット。
第1の実施例を示すブロック図、第2図は本発明に係る
マイクロプロセッサの第2の実施例を示すブロック図。 第3図は本発明に係るマイクロプロセッサの第3の実施
例を示すブロック図である。 7・・・・コントロールレジスタ群、13・・・・アク
セスレベル判定回路、16・・・・アドレス設定レジス
タ、17・・・・アドレス比較回路、SR・・・・ステ
ータスレジスタ、S/U・・・・スーパバイザ/ユーザ
状態指示ビット、ALD・・・・アクセスレベル指定ビ
ット。
Claims (1)
- 【特許請求の範囲】 1、与えられたすべての命令と内部レジスタを使用可能
な上位動作モードと、特定の命令と内部レジスタが使用
不能な下位動作モードのいずれか一方の状態で動作し、
中央処理部に設けられた状態レジスタにその動作状態が
反映されるようにされたデータ処理装置であって、下位
動作モードにおいて中央処理部がメモリを使用すること
ができるか否かを示すフラグもしくはレジスタと、この
フラグもしくはレジスタの内容と上記中央処理部内の状
態レジスタの内容に基づいてメモリが使用可能か否か判
定するアクセスレベル判定回路とが設けられてなること
を特徴とするデータ処理装置。 2、上記フラグもしくはレジスタは、上位動作モードに
おいてのみ使用可能な命令によって設定が行なえるよう
に構成されてなることを特徴とする特許請求の範囲第1
項記載のデータ処理装置。 3、上記アクセスレベル判定回路によりアクセスレベル
違反が検出されたとき、上記メモリの選択信号が無効状
態にされることを特徴とする特許請求の範囲第1項もし
くは第2項記載のデータ処理装置。 4、上記メモリは、中央処理部と同一の半導体チップ上
に形成されたRAMであることを特徴とする特許請求の
範囲第1項、第2項もしくは第3項記載のデータ処理装
置。 5、上記RAMは、中央処理部の汎用レジスタ群を構成
するメモリであることを特徴とする特許請求の範囲第4
項記載のデータ処理装置。
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62255180A JP3023425B2 (ja) | 1987-10-09 | 1987-10-09 | データ処理装置 |
DE3853759T DE3853759T2 (de) | 1987-10-09 | 1988-08-08 | Datenprozessor mit zwei Betriebsmoden. |
EP88307303A EP0312194B1 (en) | 1987-10-09 | 1988-08-08 | Data processor having two modes of operation |
KR1019880012195A KR970004513B1 (ko) | 1987-10-09 | 1988-09-21 | 데이타 처리장치 |
US07/254,267 US5305460A (en) | 1987-10-09 | 1988-10-05 | Data processor |
HK27696A HK27696A (en) | 1987-10-09 | 1996-02-15 | Data processor having two modes of operation |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62255180A JP3023425B2 (ja) | 1987-10-09 | 1987-10-09 | データ処理装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0196747A true JPH0196747A (ja) | 1989-04-14 |
JP3023425B2 JP3023425B2 (ja) | 2000-03-21 |
Family
ID=17275149
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62255180A Expired - Lifetime JP3023425B2 (ja) | 1987-10-09 | 1987-10-09 | データ処理装置 |
Country Status (6)
Country | Link |
---|---|
US (1) | US5305460A (ja) |
EP (1) | EP0312194B1 (ja) |
JP (1) | JP3023425B2 (ja) |
KR (1) | KR970004513B1 (ja) |
DE (1) | DE3853759T2 (ja) |
HK (1) | HK27696A (ja) |
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US7213117B2 (en) | 2000-03-14 | 2007-05-01 | Sharp Kabushiki Kaisha | 1-chip microcomputer having controlled access to a memory and IC card using the 1-chip microcomputer |
CN108959110A (zh) * | 2011-12-29 | 2018-12-07 | 英特尔公司 | 管理员模式执行保护 |
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CA2078312A1 (en) | 1991-09-20 | 1993-03-21 | Mark A. Kaufman | Digital data processor with improved paging |
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1996
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DE3853759T2 (de) | 1995-11-16 |
EP0312194A3 (en) | 1991-04-24 |
EP0312194B1 (en) | 1995-05-10 |
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