JPH0196747A - データ処理装置 - Google Patents

データ処理装置

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JPH0196747A
JPH0196747A JP62255180A JP25518087A JPH0196747A JP H0196747 A JPH0196747 A JP H0196747A JP 62255180 A JP62255180 A JP 62255180A JP 25518087 A JP25518087 A JP 25518087A JP H0196747 A JPH0196747 A JP H0196747A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、データ処理技術さらには上位動作モードと
下位動作モードを有するデータ処理装置に適用して特に
有効な技術に関し、例えばマイクロコンピュータにおけ
るメモリの制御方式に利用して有効な技術に関する。
［従来の技術］ 従来１例λば［株］日立製作所製１６ビツトマイクロプ
ロセツサＨＤ６８０００のように、プログラムの実゛打
状態として、スーパバイザ状態と呼ばれる動作モードと
、ユーザ状態と呼ばれる動作モードを有し、２つの状態
のうち常にいずれか一方の状態で動作するようにされた
ものが提供されている（［株］日立製作所　１９８４年
９月発行ｒＨＭｃｓ　　６８０００　　日立マイクロコ
ンピュータシステム　ＨＤ６８０００．ＨＤ６８０００
Ｙ、ＨＤ６８０００ＰＨＤ、６８０００ＰＳ　　ＭＰＵ
　（Ｍｉｃｒｏ　　Ｐｒｏｃｅｓｓｓｉｎｇ　　Ｕｎｉ
ｔ）Ｊ第５２頁参照）。
上記スーパバイザ状態はプログラム実行状態のうち上位
の状態であり、ｃｐｇ　（中央処理部）は全ての命令を
使用し、全てのレジスタをアクセスすることができる。
また、ユーザ状態はプログラム実行状態のうち下位の状
態であり、ＣＰＵはシステムに重大な影響を与える命令
やレジスタを使用することができない。
このように、２つのプログラム実行状態を持つことによ
りマイクロプロセッサは、マルチタスク処理等を効率良
く実行することができる。
なお、上記２つのプログラム実行状態を持つマイクロコ
ンピュータでは、通常ＣＰＵ内部のステータスレジスタ
にスーパバイザ状態かユーザ状態を示すビットが設けら
れ、現在のプログラム実行状態を示すようにされている
。
［発明が解決しようとする問題点］ しかしながら、２つのプログラム実行状態を有するマイ
クロプロセッサに、例えばＲＡＭのようなデータアクセ
スの可能なデバイスを内蔵した場合、以下のような問題
が発生する。
すなわち、内ｌｌＲＡＭ上をＣＰＵがスーパバイザ状態
でデータ領域として使用した場合、同領域をユーザ状態
のζきにＣＰＵが誤ってアクセスすると、重要なデータ
が破壊されてしまう恐れがあるというものである。
この発明は上記のような問題点に着目してなされたもの
で、スーパバイザ状態とユーザ状態の２つのプログラム
実行状態を有するマイクロコンビエータにおいて、例え
ばスーパバイザ状態で使用したＲＡＭ領域がユーザ状態
で不当にアクセスされて重要なデータが破壊されるのを
防止し、システムの信頼性を向上させることにある。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。
［問題点を解決するための手段］ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。
すなわち、ＣＰＵがスーパバイザ状態で使用したＲＡＭ
領域をユーザ状態で使用できるか否かを示すフラグもし
くはそのようなビットを有するレジスタと、このフラグ
もしくはレジスタの内容とステータスレジスタのスーパ
バイザ／ユーザ状態指示ビットの内容に基づいてＣＰＵ
がユーザ状態でＲＡＭを不当にアクセスしたか否か判定
する判定回路とを設け、アクセス違反を起こした場合に
、違反信号をＣＰＵに送ったりＲＡＭの選択信号をディ
スエーブル（無効状態に変化）させるようにするもので
ある。
［作用］ 上記した手段によれば、ＣＰＵがスーパバイザ状態でＲ
ＡＭを使用し、そのデータを保持したい場合には新たに
設けたフラグもしくはレジスタに、アクセスを禁止する
状態をセットすることにより、自動的にユーザ状態での
対応するＲＡＭのアクセスを禁止して重要なデータの破
壊や読み出しを防止し、あるいは例外処理等により破壊
されたデータの修復を行なえるようにして、システムの
信頼性を向上させるという上記目的を達成することがで
きる。
〔実施例］ 第１図には、本発明を、内蔵ＲＡＭを有するマイクロプ
ロセッサに適用した場合の一実施例が示されている。
特に制限されないが、第１図に示されている各回路ブロ
ックは単結晶シリコン基板のような一個の半導体チップ
上において形成される。
この実施例のマイクロプロセッサは、マイクロプログラ
ム制御方式の中央処理部ＣＰＵを備えている。中央処理
部はマイクロプログラムが格納されたマイクロＲＯＭ　
（リード・オンリ・メモリ）１を有し、このマイクロＲ
ＯＭＩは、マイクロアドレスデコーダ２によってアクセ
スされ、マイクロプログラムを構成するマイクロ命令が
順次読み出される。
マイクロアドレスデコーダ２には、命令レジスタ３にフ
ェッチされたマクロ命令のオペレーションコードに基づ
いてマイクロアドレス発生回路４において発生されたア
ドレスが供給され、これをデコードすることによって、
そのマクロ命令を実行する一連のマイクロ命令群の最初
の命令が読み出され、制御用デコーダ５によってデコー
ドされて各種レジスタや演算論理ユニット（ＡＬＵ）等
からなる実行ユニット６等に対する制御信号が形成され
る。マクロ命令に対応する一連のマイクロ命令群のうち
２番目以降のマイクロ命令は直前の読み出されたマイク
ロ命令のネクストアドレスフィールドのコードがマイク
ロアドレスデコーダ２に供給されることにより、前のマ
イクロ命令中のネクストアドレスとアイクロアドレス発
生回路４から供給されるアドレスとに基づいて読み出さ
れる・　　　　　　　　　　　　　　　　　　；８−さ
らに、ＣＰＵ内には内部制御状態を示すステータスレジ
スタＳＲやシステムスタックポインタＳＳＰ、例外処理
用ベクタを再配置可能にするエクセブションベクタベー
スレジスタＥＢＲ等からなるコントロールレジスタ群７
が設けられている。
また、この実施例のマイクロプロセッサには、ＣＰＵの
作業エリアとなるｌｌｑｌａＲＡＭｌｌの他、特に制限
されないが、リフレッシュ制御やチップ選択制御、ウェ
イト状態制御等を行なうメモリコン−トロール回路１２
が同一チップ上に形成されており、これらの回路および
ＣＰＵは、アドレスバス２１およびデータバス２２を介
して互いに接続されている。
さらに、この実施例のマイクロプロセッサには、上記内
７１１ＲＡＭ１１のアドレス空間を設定するアドレス設
定レジスタ１６と、アドレスバス２１上のアドレスとア
ドレス設定レジスタ１６に設定されたアドレスを比較し
て１発生したアドレスが内蔵ＲＡＭをアクセスするもの
か否か判定するアドレス比較回路１７と、このアドレス
比較回路１７から出力される一致信号Ｃを一方の入力信
号とするＡＮＤゲートＧ、およびＣＰＵ内のステータス
レジスタＳＲのスーパバイザ／ユーザ状態を示すビット
Ｓ／Ｕの状態信号をインバータＩＮＶ□で反転した信号
と上記Ａ、ＮＤゲートＧ１の出力信号を入力信号とする
ＡＮＤゲートＧ２とからなるアクセスレベル判定回路１
３とが設けられている。
なお、上記ビットＳ／Ｕは「０」のときがユーザ状態を
、「１」のときがスーパバイザ状態を示す。
また、アドレス比較回路１７から出力される一致信号Ｃ
は内蔵ＲＡＭＩＩに対してはＲＡＭの選択信号ＣＳとし
て供給される。
そして、特に制限されないが、本紀メモリコントロール
回路１２内に設けられているコン１０−ルレジスタＭＣ
Ｈの１ビツトが、ユーザ状態で内蔵ＲＡＭをアクセス可
能か否か示すビットＡＬＤとして利用されており、この
ビットＡＬＤの状態信号が上記アクセスレベル判定回路
１３を構成するＡＮＤゲートＧ１の他方の入力端子に供
給されている。特に制限されないが、上記アクセスレベ
ル指定ビットＡＬＤは、「０」のときにＲＡＭがアクセ
ス可能な状態であることを、そして「１」のときがアク
セス不能である午とをそれぞれ示す。
しかも、上記メモリコントロール回路１２内のコントロ
ールレジスタＭＣＲは、ＣＰＵ内のステータスレジスタ
ＳＲと同じく、スーパバイザ状態においてのみ使用可能
な命令によってデータバス２２を介して各ビットへの設
定が行なえるように構成されている。
従って、この実施例のマイクロプロセッサでは、コント
ロールレジスタＭＣＲ内のアクセスレベル指定ビットが
「１」に設定され、ＣＰＵ内のステータスレジネタのビ
ットＳ／Ｕが「０」でユーザ状態であることを示してい
るときに、アドレスバス１１上に内蔵ＲＡＭのアドレス
空間内のアドレスが出力されて、アドレス比較回路１７
からハイレベルの一致信号Ｃが出力されると、ＡＮＤゲ
ートＧ□の出力がハイレベルになる。これによって。
ビットＳ／Ｕの状態信号を反転した信号を入力とするＡ
ＮＤゲートＧ２の出力がハイレベルに変化される。この
出力信号はＣＰＵの例外処理回路８に対してアクセス違
反信号ＡＶとして供給される。
これによって、ＣＰＵは内蔵ＲＡＭが不当にアクセスさ
れたことを知り、例えば、マイクロアドレス発生回路４
を制御して対応する例外処理へ移行するためのトラップ
ルチーンをマイクロＲＯＭ１から呼び出して、データを
修復するための例外処理等を実行し、アクセス前の状態
に戻ることができる。
なお、上記例外処理回路８には、ステータスレジスタＳ
Ｒ内のスーパバイザ／ユーザ状態の指示ビットＳ／Ｕか
らのの信号が入力され、上記以外の特権違反に対する例
外処理も実行できるようにされている。
このように、上記実施例では、内蔵ＲＡＭのアクセスレ
ベル指定ビットＡＬＤの状態信号と、ＣＰＵ内のステー
タスレジスタＳＲのスーパバイザ／ユーザ状態を示すビ
ットＳ／Ｕの信号の状態に応じて内蔵ＲＡＭがアクセス
可能か否かを区別して、アクセス違反信号を形成するよ
うにされている。
第１表は、内蔵ＲＡＭをアクセスする場合そのアクセス
が可能であるか否かを示す。
０：アクセス可 ×：アクセス不可 したがって、ＣＰＵはスーパバイザ状態で内蔵ＲＡＭを
使用し、その中のデータを保持したいときには、コント
ロールレジスタＭＣＲ内のアクセスレベル指定ビットＡ
ＬＤに「１」を立ててからユーザ状態へ移行すればよい
、このようにすると、ユーザ状態で内蔵ＲＡＭが使用さ
れたときに、不当にＲＡＭがアクセスされたことを知る
ことができる。一方、内蔵ＲＡＭのデータが不要なとき
はアクセスレベル指定ビットＡＬＤをｒＱＪにしておけ
ば、ユーザ状態で自由に使用することができ。
内蔵ＲＡＭの容量がたとえ小さくても有効利用が可能と
なる。ただし、上記アクセス違反信号ＡＶは、マイクロ
アドレス発生回路４に供給する代わりに、ＣＰＵ内のコ
ントロールレジスタ群７の中の一つに違反があったか否
か示すビットを設け、そこに［１」をセットするように
してもよい。
なお、アドレス設定レジスタ１６として、内蔵ＲＡＭの
アドレス空間を示すアドレスの他に、内蔵ＲＡＭの一部
の領域を指定できるレジスタを設けるようにしてもよい
、このようにすると、スーパバイザ状態で使用するエリ
アが内蔵ＲＡＭの一部であった場合に、その使用エリア
についてのみユーザ状態でのアクセスを禁止することが
できる。
また、上記実施例では、アクセスレベル指定ビットＡＬ
Ｄをメモリコントロール回路１２内のコントロールレジ
スタＭＣＨに設けているが、それに限定されず、アクセ
ス禁止のための専用のフラグもしくはレジスタを設ける
ようにしてもよい。
しかも、そのレジスタはＣＰＵの外でも内でもよく、ま
た、ステータスレジスタその他ＣＰＵ内のコントロール
レジスタの空きビットを利用するようにしてもよい。
さらに、アクセスレベル指定ビットを有するレジスタは
、これをリセット信号Ｒによってリセットもしくはセッ
ト状態に設定できるように構成しておくことによって、
電源投入直後のイニシャライズ以前に、不当に内蔵ＲＡ
Ｍがアクセスされるのを防止することができる。
第２図には１本発明に係るマイクロプロセッサの第２の
実施例が示されている。
上記第１の実施例では、ＣＰＵの作業エリアとなる内蔵
ＲＡＭをユーザ状態で使用できないようにした場合につ
いて説明したが、この第２の実施例は、マルチタスク処
理に使用されるレジスタバンクがＲＡＭによって構成さ
れている場合において、そのレジスタバンクをユーザ状
態で使用したり使用できないようにしたりするものであ
る。すなわち、ＲＡＭで構成された汎用レジスタ群１４
は、例えば各々が１６本のレジスタからなる１６個のレ
ジスタバンクＢＮ０〜Ｂ　Ｎ１ｓを有しており、上記レ
ジスタバンクＢＮ、〜Ｂ　Ｎ、の中から一つを指定する
ためのレジスタバンク番号指定フィールドを有し、レジ
スタバンクの切換え制御等を司るバンクモードレジスタ
ＢＭＲがＣＰＵ内のコントロールレジスタの一つとして
レジスタ群７内に設けられている。そして、このバンク
モードレジスタＢＭＲの“１ビツトがアクセスレベル指
定ビットＡＬＤとして使用され、このビットＡＬＤの状
態信号が、第１図の実施例と同様に構成されたアクセス
レベル判定回路１３のＡＮＤゲートＧ１に入力されてい
る。
また、この実施例では、第１の実施例におけるアドレス
設定レジスタ１６やアドレス比較回路１７が、汎用レジ
スタ群１４やコントロールレジスタ群７の選択制御を行
なうメモリコントロール回路１２内に設けられており、
アドレスバス２１上のアドレスが汎用レジスタ群１４の
アドレス範囲に入っていると、メモリコントロール回路
１２からアドレス−敦検出信号Ｃが上記アクセスレベル
判定回路１３のＡＮＤゲートＧ１に供給されるようにな
っている。他の構成は第１図の実施例と同様である。
この実施デにおいても、バンクモードレジスタＢＭＲ内
のアクセスレベル指定ビットに「１」を設定しておくこ
とにより、スーパバイザ状態で使用したレジスタバンク
のユーザ状態におけるアクセスを禁止し、マルチタスク
処理の切換えを円滑かつ安全に行なうことができる。
第３図には１本発明を適用したマイクロプロセッサの第
３の実施例が示されている。
この実施例のマイクロプロセッサではアクセスレベル指
定ビットＡＬＤを有するレジスタ１８が新たに設けられ
ているとともに、第１図の実施例と同様に構成されたア
クセスレベル判定回路１３から出力されるアクセス違反
信号ＡＶを用いて、内ｊｌＲＡＭ１１に供給される選択
信号ＣＳを強制的にネゲートして、ＲＡＭＩＩのアクセ
スそのものを禁止するようになっている。
すなわち、アドレス比較回路１７から出力されるアドレ
ス一致検出信号Ｃと、アクセスレベル判定回路１３から
出力されるアクセス違反信号ＡＶをインバータＩＮＶ、
で反転した信号とを入力信号とするＡＮＤゲートＧ３が
設けられ、このゲートＧ、の出力が内蔵ＲＡＭＩＩに対
する選択信号Ｃ８として供給されるようにされている。
従って、この実施例では、コントロールレジスタ１８の
ＡＬＤビットに「１」が立っていると、アドレスバス２
１上にＲＡＭのアドレス空間のアドレスが出力されても
、内ａＲＡＭ１１のアクセスは行なわれない、これによ
り、スーパバイザ状態で使用したＲＡＭのデータを保護
することができる。
なお、第１図の実施例と同様に、アクセスレベル判定回
路１３から出力されるアクセス違反信号ＡＶをＣＰＵに
供給して、アクセスレベル違反をＣＰＵＩに知らせるこ
とにより、その修復および対策処理を行なうようにして
もよい。これにより。
より高いアクセス保護を行なうことができる。
さらに、内蔵ＲＡＭＩＩの配置アドレスがそのマイクロ
プロセッサの持つアドレス空間内で自由に再配置できる
機能を有さないマイクロプロセッサを構成する場合には
、アドレス比較回路１７を比較的回路構成の単純なデコ
ード回路に置き替えることができる。アドレス比較回路
１７はアドレスバス２１上のアドレスと内蔵ＲＡＭＩＩ
の配置アドレスを常に比較しているため、その配置アド
レスが変わっても完全に動作可能である。しかし配置ア
ドレスが固定であるならばより回路規模の小さいデコー
ド回路にて同一機能を有することが可能である。
なお、上記実施例では、内蔵ＲＡＭのアクセスレベルを
設定するためのレジスタもしくはフラグを設け、プログ
ラムによる制御を可能としたが、例えばマイクロプロセ
ッサのピン数に余裕があれば、アクセスレベルを外部か
ら設定するための端子を設けることにより、外部回路に
よるハードウェア制御も可能とすることができる。
また、上記実施例では、内蔵ＲＡＭのデータ破壊の防止
について説明したが、マイクロプロセッサに内蔵されて
いるＲＯＭ　（リード・オンリ・メモリ）やＦＲＯＭ　
（プログラマブルＲＯＭ）　、紫外線消去型のＥＦＲＯ
Ｍ（イレーザブルＦＲＯＭ）、電気的に書込み消去可能
なＥＥＦＲＯＭ　（エレクトリカリＥＰＦＲＯＭ）等に
本発明を適用することによりＲＯＭデータの秘密保護を
図ることができる。
また、上記制御対象となるＲＡＭは、内蔵ＲＡＭのみで
なく、外付けＲＡＭであってもよい。
以上説明したように上記実施例においては、ＣＰＵがス
ーパバイザ状態で使用したＲＡＭ領域をユーザ状態で使
用できるか否かを示すフラグもしくはそのようなビット
を有するレジスタと、このレジスタの内容とステータス
レジスタのスーパバイザ／ユーザ状態指示ビットの内容
とに基づいてＣＰＵがユーザ状態でＲＡＭを不当にアク
セスしたか否か判定する判定回路とを設け、アクセス違
反を起こした場合に、違反信号をＣＰＵに送ったりＲＡ
Ｍの選択信号をネゲート（無効状態に変化）させるよう
にしたので、ＣＰＵがスーパバイザ状態でＲＡＭを使用
し、そのデータを保持したい場合には新たに設けたフラ
グもしくはレジスタに、アクセスを禁止する状態がセッ
トされることにより、自動的にユーザ状態での対応する
ＲＡＭのアクセスが禁止されるという作用により、重要
なデータの破壊や読み出しを防止したり、例外処理等に
より破壊されたデータの修復が行なえるようになり、こ
れによって、システムの信頼性が大幅に向上されるとい
う効果がある。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない０例えば、上記実施例では
ＲＡＭのアクセスレベルを示すレジスタもしくはフラグ
を設け、その状態に応じて内蔵ＲＡＭをスーパバイザ状
態のみあるいはスーパバイザ状態とユーザ状態とで使用
できるようにしているが、同一のアドレス空間を有する
内蔵ＲＡＭを２つ設け、アクセスレベルを示すレジスタ
の内容に応じていずれか一方のＲＡＭをアクセス可能に
して、スーパバイザ状態で使用したＲＡＭのユーザ状態
でのアクセスを回避してＲＡＭのデータを保護するよう
にしてもよい。
ただし、実施例のように内ｆｉＲＡＭをスーパバイザ状
態とユーザ状態で共用するようにした方がメモリの使用
効率は良い、７１ 以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるマイクロプロセッサ
に適用したものについて説明したが、この発明はそれに
限定されず、同一チップ上にタイマやシリアル通信回路
、ＤＭＡコントローラ等が搭載されてなるシングルチッ
プマイコンやボード型のマイクロコンピュータその他デ
ータアクセスが行なわれる機能を有するデータ処理装置
一般に利用することができる。
［発明の効果］ 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。
スナワち、スーパバイザ状態とユーザ状態ノ２つのプロ
グラム実行状態を有するマイクロコンピュータにおいて
、スーパバイザ状態で使用したＲＡＭ領域がユーザ状態
で不当にアクセスされて重要なデータが破壊されるのを
防止し、システムの信頼性を向上させることができる。
【図面の簡単な説明】
第１図は本発明をマイクロプロセッサに適用した場合の
第１の実施例を示すブロック図、第２図は本発明に係る
マイクロプロセッサの第２の実施例を示すブロック図。 第３図は本発明に係るマイクロプロセッサの第３の実施
例を示すブロック図である。 ７・・・・コントロールレジスタ群、１３・・・・アク
セスレベル判定回路、１６・・・・アドレス設定レジス
タ、１７・・・・アドレス比較回路、ＳＲ・・・・ステ
ータスレジスタ、Ｓ／Ｕ・・・・スーパバイザ／ユーザ
状態指示ビット、ＡＬＤ・・・・アクセスレベル指定ビ
ット。

Claims (1)

  1. 【特許請求の範囲】 １、与えられたすべての命令と内部レジスタを使用可能
    な上位動作モードと、特定の命令と内部レジスタが使用
    不能な下位動作モードのいずれか一方の状態で動作し、
    中央処理部に設けられた状態レジスタにその動作状態が
    反映されるようにされたデータ処理装置であって、下位
    動作モードにおいて中央処理部がメモリを使用すること
    ができるか否かを示すフラグもしくはレジスタと、この
    フラグもしくはレジスタの内容と上記中央処理部内の状
    態レジスタの内容に基づいてメモリが使用可能か否か判
    定するアクセスレベル判定回路とが設けられてなること
    を特徴とするデータ処理装置。 ２、上記フラグもしくはレジスタは、上位動作モードに
    おいてのみ使用可能な命令によって設定が行なえるよう
    に構成されてなることを特徴とする特許請求の範囲第１
    項記載のデータ処理装置。 ３、上記アクセスレベル判定回路によりアクセスレベル
    違反が検出されたとき、上記メモリの選択信号が無効状
    態にされることを特徴とする特許請求の範囲第１項もし
    くは第２項記載のデータ処理装置。 ４、上記メモリは、中央処理部と同一の半導体チップ上
    に形成されたＲＡＭであることを特徴とする特許請求の
    範囲第１項、第２項もしくは第３項記載のデータ処理装
    置。 ５、上記ＲＡＭは、中央処理部の汎用レジスタ群を構成
    するメモリであることを特徴とする特許請求の範囲第４
    項記載のデータ処理装置。
JP62255180A 1987-10-09 1987-10-09 データ処理装置 Expired - Lifetime JP3023425B2 (ja)

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US07/254,267 US5305460A (en) 1987-10-09 1988-10-05 Data processor
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