JPH01180656A - メモリ保護装置 - Google Patents
メモリ保護装置Info
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- JPH01180656A JPH01180656A JP63004599A JP459988A JPH01180656A JP H01180656 A JPH01180656 A JP H01180656A JP 63004599 A JP63004599 A JP 63004599A JP 459988 A JP459988 A JP 459988A JP H01180656 A JPH01180656 A JP H01180656A
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Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
この発明は電子計算機のメモリ保護装置、特にメモリ管
理機構を持たないマイクロプロセッサをＣＰＵとし、マ
ルチタスク処理（即ち複数タスクの並列処理）を行う電
子計算機のメモリ保護装置に関する。 なお以下各図において同一の符号は同一もしくは相当部
分を示す。また論理もしくはレベルＨｉｇｈ、Ｌｏｗは
単にＨ，Ｌと記すものとする。
理機構を持たないマイクロプロセッサをＣＰＵとし、マ
ルチタスク処理（即ち複数タスクの並列処理）を行う電
子計算機のメモリ保護装置に関する。 なお以下各図において同一の符号は同一もしくは相当部
分を示す。また論理もしくはレベルＨｉｇｈ、Ｌｏｗは
単にＨ，Ｌと記すものとする。
メモリ管理機構を持たないマイクロプロセッサをＣＰＵ
として用いた電子計算機においては、プログラムの誤り
（バグ）等によりＣＰＵが暴走した場合、あるいはプロ
グラムの誤りそのものにより、不正なアドレスに対して
データの書込みをしてしまうことがある。このような場
合、プログラムが破壊されたりｉ ／ ０機器が異常動
作したりしてしまう。 このような不正な書込みに対してメモリを保護する方法
として、メモリ空間を書込み可能な領域と書込み不可能
な領域とに予め設定しておき、書込み不可能な領域に書
込みが行われた場合に、ハードウェア的にこの不正な書
込みを検出し、割込みによりＣＰＵに知らせるという方
法がある。 例えば第３図のようなメモリマツプを持つ電子計算機に
おいてＲＡ Ｍ ８１域１およびｉ ／ Ｏ領域３は書
込み可能であり、未実装領域２およびＲＯＭ領域４は書
込み禁止であると考える。 このような場合、書込み禁止領域への書込み動作を検出
するために、第４図（ａ）のようにアドレスバスＡＢの
上位側の一部の信号線６と、書込信号７とをアドレスデ
コード回路８によってデコードし、不正なアドレスに対
する書込みに対して割込出力９に有効にし、図外のＣＰ
Ｕに割込みをかけるという方法が知られている。また第
４図Φ）のようにアドレスデコード回路８と同等の回路
としてＲＯＭｌ０等を用いる方法もある。
として用いた電子計算機においては、プログラムの誤り
（バグ）等によりＣＰＵが暴走した場合、あるいはプロ
グラムの誤りそのものにより、不正なアドレスに対して
データの書込みをしてしまうことがある。このような場
合、プログラムが破壊されたりｉ ／ ０機器が異常動
作したりしてしまう。 このような不正な書込みに対してメモリを保護する方法
として、メモリ空間を書込み可能な領域と書込み不可能
な領域とに予め設定しておき、書込み不可能な領域に書
込みが行われた場合に、ハードウェア的にこの不正な書
込みを検出し、割込みによりＣＰＵに知らせるという方
法がある。 例えば第３図のようなメモリマツプを持つ電子計算機に
おいてＲＡ Ｍ ８１域１およびｉ ／ Ｏ領域３は書
込み可能であり、未実装領域２およびＲＯＭ領域４は書
込み禁止であると考える。 このような場合、書込み禁止領域への書込み動作を検出
するために、第４図（ａ）のようにアドレスバスＡＢの
上位側の一部の信号線６と、書込信号７とをアドレスデ
コード回路８によってデコードし、不正なアドレスに対
する書込みに対して割込出力９に有効にし、図外のＣＰ
Ｕに割込みをかけるという方法が知られている。また第
４図Φ）のようにアドレスデコード回路８と同等の回路
としてＲＯＭｌ０等を用いる方法もある。
しかしながら、前記の方法は書込み可能領域としてのｊ
／□ｇ域３に対して何も保護がなされていないため、例
えばプリンタ装置に異常なデータが出力されてしまうこ
とを防ぐことができないという問題点がある。 また、マルチタスク処理を行うシステムにおいては、Ｒ
ＡＭ領域１に複数のプログラム（タスク）が同時に存在
するが、従来の方法では各タスクのメモリ領域は全て書
込み可能であるため、あるタスクが他のタスクのメモリ
領域に対して不当な書込みを行うのを防ぐことができな
いという問題点が存在する。 そこで本発明の目的は、ｉｌｏ 領域への不正な書込み
を防ぐことができ、しかもマルチタスク処理においであ
るタスクの他のタスクのメモリ領域に対する不正な書込
みを防ぐことができる手段を備えたメモリ保護装置を提
供することにある。
／□ｇ域３に対して何も保護がなされていないため、例
えばプリンタ装置に異常なデータが出力されてしまうこ
とを防ぐことができないという問題点がある。 また、マルチタスク処理を行うシステムにおいては、Ｒ
ＡＭ領域１に複数のプログラム（タスク）が同時に存在
するが、従来の方法では各タスクのメモリ領域は全て書
込み可能であるため、あるタスクが他のタスクのメモリ
領域に対して不当な書込みを行うのを防ぐことができな
いという問題点が存在する。 そこで本発明の目的は、ｉｌｏ 領域への不正な書込み
を防ぐことができ、しかもマルチタスク処理においであ
るタスクの他のタスクのメモリ領域に対する不正な書込
みを防ぐことができる手段を備えたメモリ保護装置を提
供することにある。
前記の目的を達成するために本発明の装置はｒオペレー
ティング・システムによりマルチタスク処理を行い、か
つ前記タスクはこのオペレーティング・システムを介し
てｉ ／ Ｏアクセスを行うように構成された電子計算
機システムにおいて、前記マルチタスク処理の開始時点
、処理対象タスクの切換え時点、または処理中のタスク
のｉ／Ｏアクセス時点において、前記オペレーティング
・システムによって設定されるアドレス値であって、現
に実行しようとするタスク、またはアクセスしようとす
るｉ ／ Ｏについてのアドレスの上限値および下Ｉｌ
ｌ値（以下それぞれ上限アドレス設定値（２８など）お
よび下限アドレス設定値（２７など）という）をそれぞ
れ設定される上限アドレス設定レジスタ（１９など）お
よび下限アドレス設定レジスタ（１８など）と、 アドレスバス（ＡＢなど）上に出力されるアドレス値が
、前記上限アドレス設定値レジスタおよび下限アドレス
設定値レジスタをそれぞれアクセスするアドレス値で無
く、かつ前記上限アドレス設定値または下限アドレス設
定値のいずれかを越えるものであり、さらにこのとき同
時に制御バス上に書込信号が出力されていることを検出
して異常警報信号（不正書込検出出力９Ａなど）を出力
する不正書込検出手段（アドレスデコード回路２１゜下
限アドレスコンパレータ２２．上限アドレスコンパレー
タ２３．ＯＲゲート３１．タイミングコントロール回路
２０．ＡＮＤゲート３５など）と、を備えたＪものとす
る。
ティング・システムによりマルチタスク処理を行い、か
つ前記タスクはこのオペレーティング・システムを介し
てｉ ／ Ｏアクセスを行うように構成された電子計算
機システムにおいて、前記マルチタスク処理の開始時点
、処理対象タスクの切換え時点、または処理中のタスク
のｉ／Ｏアクセス時点において、前記オペレーティング
・システムによって設定されるアドレス値であって、現
に実行しようとするタスク、またはアクセスしようとす
るｉ ／ Ｏについてのアドレスの上限値および下Ｉｌ
ｌ値（以下それぞれ上限アドレス設定値（２８など）お
よび下限アドレス設定値（２７など）という）をそれぞ
れ設定される上限アドレス設定レジスタ（１９など）お
よび下限アドレス設定レジスタ（１８など）と、 アドレスバス（ＡＢなど）上に出力されるアドレス値が
、前記上限アドレス設定値レジスタおよび下限アドレス
設定値レジスタをそれぞれアクセスするアドレス値で無
く、かつ前記上限アドレス設定値または下限アドレス設
定値のいずれかを越えるものであり、さらにこのとき同
時に制御バス上に書込信号が出力されていることを検出
して異常警報信号（不正書込検出出力９Ａなど）を出力
する不正書込検出手段（アドレスデコード回路２１゜下
限アドレスコンパレータ２２．上限アドレスコンパレー
タ２３．ＯＲゲート３１．タイミングコントロール回路
２０．ＡＮＤゲート３５など）と、を備えたＪものとす
る。
【作 用】
この発明は、書込み禁止領域を設定するための下限アド
レス設定レジスタと上限アドレス設定レジスタとを設け
、前記両しジスダとＣＰＵより出力されるアドレスとを
下限アドレスコンパレータおよび上限アドレスコンパレ
ータによって比較することにより書込み禁止領域への書
込みを検出し、前記下限および上限アドレス設定レジス
タの内容。 すなわち書込み禁止領域を、Ｏ３（オペレーティング・
システム）によってタスクごとに動的に変更することに
よって、あるタスクが他のタスクのメモリ領域やｉ ／
Ｏ領域に対して不正な書込みを行うのを防ぐようにし
たものである。 ■実施例】 第２図は本発明による電子計算機の構成を示す。 同図においてＣＰＵ部１１はマイクロプロセッサおよび
クロックジェネレータ、バスコントローラ。 バスバッファ等の周辺回路からなり、この部分１１はメ
モリ管理機構を持っていない。ＣＰＵ部１１よリアドレ
スバスＡＢ、データバスＤＢ、制御ｌバスＣＢからなる
主バスＭＢを介して、メモリ部１２゜ｉ ／ ０部１３
．不正書込検出部１４が接続されている。 メモリ部１２はＲＡＭ、ＲＯＭ、制御回路等から成り、
１／Ｏ部１３はｉ／Ｏ制御回路等から成る。１／Ｏ部１
３はｉ ／ Ｏバス１７を介してｉ／Ｏ装置１５と接続
されている。 次に不正書込検出部１４の構成を第１図に示す。 マルチタスク用を行う電子計算機システムにおいては、
Ｏ３（オペレーティング・システム）がタスク管理やｉ
／ Ｏ管理等を全て行う。アプリケーション・プログ
ラム、従ってタスクからはｉ／Ｏ装置との直接のやりと
りは行わず、Ｏ３にｉ／Ｏ装置１５とのやりとりを依願
する。 マルチタスク用Ｏ５は各タスクの実行状況を記憶してお
く領域を持っている。この記憶領域は通常ＴＣＢ （Ｔ
ａｓｋ Ｃｏｎｔｒｏｌ Ｂｌｏｃｋ）と呼ばれ、
各々のタスクが実行中断された場合のレジスタ値などが
格納されている。 本発明においては各タスクごとに、そのタスクのメモリ
領域の下限（最低位）アドレスと上限（最高位）アドレ
スとを考える。各タスクごとの下限アドレス、上限アド
レスが実際に決定するのは、Ｏ８が補助記憶装置（ハー
ドディスク、フロッピーディスク等）からプログラム（
ロードモジュール）をロードするときであるが、この際
にＯ３は各タスクごとのＴＣＢの中に、そのタスクのメ
モリ領域の下限アドレスと上限アドレスとを格納するも
のとする。 Ｏ３は各タスク切換え時に、現在実行中のタスク（タス
ク１とする）のレジスタ値をタスク１のＴＣＢ （ＴＣ
Ｂ １）に格納し、これから実行しようとするタスク（
タスク２）のレジスタ値をタスク２のＴＣＢ （ＴＣＢ
２）よりロードする。さらにＴＣＢ２中のタスク２の下
限アドレスを下限アドレス設定レジスタ１８に設定し、
タスク２の上限アドレスを上限アドレス設定レジスタ１
９に設定する。このようにして下限アドレス設定レジス
タ１８゜上限アドレス設定レジスタ１９には、それぞれ
現在実行中のタスクの下限アドレス、上限アドレスが設
定されることになる。 そしてＣＰＵが現在、アドレスバスＡＢに出力している
アドレスと、下限アドレス設定レジスタ１８への設定値
２７とを下限アドレスコンパレータ２２により、また同
じく前記アドレスと上限アドレス設定レジスタ１９への
設定値２８とを上限アドレスコンパレータ２３により、
それぞれ比較する。 従ってもしＣＰＵが現在実行中のタスクのアト５レス領
域より低位のアドレスにアクセスした場合。 すなわち下限アドレス設定値２７よりアドレスバスＡＢ
に出力されているアドレス値が小さい場合には下限アド
レスコンパレータ２２の比較出力２９はＨレベルになり
、この比較出力２９を入力信号とするＯＲゲート３１の
出力３２もＨレベルになる。同様にＣＰＵが現在実行中
のタスクのアドレス領域より高位のアドレスにアクセス
した場合、すなわち上限アドレス設定値２８よりアドレ
スバスＡＢに出力されているアドレス値が大きい場合に
も上限アト −レスコンパレータ２３の比較出力
３０はＨレベルになり、この比較出力３０をも入力信号
とする前記ＯＲゲート３１の出力もＨレベルになる。 つまりＯＲゲート３１の出力３２は、上限および下限ア
ドレス設定レジスタ１８．１９により定められる。 現在実行中のタスクのメモリ領域以外のアドレスをＣＰ
ＵがアドレスバスＡＢに出力した場合にＨレベルになる
。 しかしＣＰＵは常に有効なアドレスをアドレスバスＡＢ
に出力しているわけではなく、あるアドレスから別のア
ドレスに切換ねる場合や、バスアクセスを行わない場合
などにアドレスバスＡＢに出力されるアドレスは不定と
なる。 またタスク切換えは割込みによりタスクからＯ３に制御
が移ることによりＯ８によって行われる。 従ってこのとき割込みベクタ領域やＯ３の命令コード領
域のアドレスがアドレスバスＡＢ上に出力されるが、こ
のこのアドレスは不当なアドレスとしなければならない
。つまり、あるタスクの領域以外書込みは禁止するが、
読出しは自由に行えるものとする。読出しによりメモリ
内容が破壊されることはないので、メモリ保護のために
は書込みのみ禁止すればよい。 そこでタイミングコントロール回路２０は、ＣＰＵが書
込み動作を行う場合で、しかもアドレスが確実に有効で
あるタイミングでのみその出力信号（タイミングコント
ロール信号）３３がＨレベルになるようにする。これに
よってアドレスが不定の期間や、読出し動作の場合に誤
った割込信号としての不定書込検出出力９ＡがＡＮＤゲ
ート３５からＣＰＵに入るのを防ぐ。 先に述べたようにマルチタスクシステムではｉ／Ｏアク
セスはＯ３を通して行われる。特に本方式においてはア
プリケーションプログラムがｉ／Ｏ領域に直接書込みを
行うことは不可能であるようにする。なぜならｉ ／
Ｏのアドレスはタスクのアドレス領域の外側にあり、タ
スクのアドレス領域のみが書込み可能な領域であるから
である。アプリケーションプログラムはｉ／Ｏアクセス
を行う場合、割込みまたはＣＡＬＬ命令によってＯ３に
制御を移す。このとき割込みベクタやＯ３の命令コード
領域は書込み禁止ではあるが、読出しは可能であるので
Ｏ８に制御を移しＯ８の命令コードをＣＰＵが実行する
ことが可能である。Ｏ３は上限および下限アドレス設定
レジスタ１８．１９に値を設定し直し、ｉ ／ Ｏアド
レス領域に書込むことが可能なようにしてからｉ ／
Ｏアドレスへのアクセスを行う。 ところが上限および下限アドレス設定レジスタ１８、１
９をアクセスするためのアドレス値もｔ／Ｏアドレスに
割付けられているので、このままでは両レジスタに書込
みを行うことができない。従って下限および上限アドレ
ス設定レジスタ１８．１９へは両レジスタのアドレス値
にかかわらず、すなわち現在の書込み可能領域にかかわ
らず、常に書込み可能でなければならない。そこで常に
この両レジスタ１８．１９への書込みを可能とするのが
アドレスデコード回路２１で、その出力信号（アドレス
デコード信号）３４はアドレスバスＡＢの値が下限また
は上限アドレス設定レジスタ１８．１９をアクセスする
アドレス値である場合のみＬレベルとなり、それ以外の
場合はＨレベルとなる。これにより下限または上限アド
レス設定レジスタ１８．１９へのアドレス設定値２７ま
たは２８の書込みの際は、不正書込検出部１４の検出出
力、つまりＡＮＤゲート３５からの不正書込検出出力舞
が有効にならず、両レジスタ１８．１９へは常に書込み
可能となる。 以上よりＣＰＵがアドレスバスＡＢに出力するアドレス
が、下限および上限アドレス設定レジスタ１８．１９に
より規定される書込み可能な領域にあるか、または下限
、上限アドレス設定レジスタ１８゜１９への書込みのた
めの（つまり該レジスタ１８．１９をアクセスする）ア
ドレスであるかでなければ、不正書込検出出力９ＡはＨ
レベルとなる。この出力９ＡをＣＰＵ割込信号として入
力することにより、ＣＰＵは不正な書込みを検知できる
。 なお、下限、上限アドレス設定レジスタ１８．１９へは
常に書込み可能であるが、不正な書込みにより偶然これ
らのレジスタに何らかの値を書込み、しかも次のどこか
のアドレスに対する書込みで割込みが起らないという確
率は非常に低い。 Ｏ３は不正書込検出出力９八がＨレベルとなり。 割込みとしてＣＰＵに入力されることによりエラー処理
ルーチンに入り、エラーメツセージの出力。 異常動作したタスクの実行停止、場合によってはシステ
ム全体の停止等の処理を行う。
レス設定レジスタと上限アドレス設定レジスタとを設け
、前記両しジスダとＣＰＵより出力されるアドレスとを
下限アドレスコンパレータおよび上限アドレスコンパレ
ータによって比較することにより書込み禁止領域への書
込みを検出し、前記下限および上限アドレス設定レジス
タの内容。 すなわち書込み禁止領域を、Ｏ３（オペレーティング・
システム）によってタスクごとに動的に変更することに
よって、あるタスクが他のタスクのメモリ領域やｉ ／
Ｏ領域に対して不正な書込みを行うのを防ぐようにし
たものである。 ■実施例】 第２図は本発明による電子計算機の構成を示す。 同図においてＣＰＵ部１１はマイクロプロセッサおよび
クロックジェネレータ、バスコントローラ。 バスバッファ等の周辺回路からなり、この部分１１はメ
モリ管理機構を持っていない。ＣＰＵ部１１よリアドレ
スバスＡＢ、データバスＤＢ、制御ｌバスＣＢからなる
主バスＭＢを介して、メモリ部１２゜ｉ ／ ０部１３
．不正書込検出部１４が接続されている。 メモリ部１２はＲＡＭ、ＲＯＭ、制御回路等から成り、
１／Ｏ部１３はｉ／Ｏ制御回路等から成る。１／Ｏ部１
３はｉ ／ Ｏバス１７を介してｉ／Ｏ装置１５と接続
されている。 次に不正書込検出部１４の構成を第１図に示す。 マルチタスク用を行う電子計算機システムにおいては、
Ｏ３（オペレーティング・システム）がタスク管理やｉ
／ Ｏ管理等を全て行う。アプリケーション・プログ
ラム、従ってタスクからはｉ／Ｏ装置との直接のやりと
りは行わず、Ｏ３にｉ／Ｏ装置１５とのやりとりを依願
する。 マルチタスク用Ｏ５は各タスクの実行状況を記憶してお
く領域を持っている。この記憶領域は通常ＴＣＢ （Ｔ
ａｓｋ Ｃｏｎｔｒｏｌ Ｂｌｏｃｋ）と呼ばれ、
各々のタスクが実行中断された場合のレジスタ値などが
格納されている。 本発明においては各タスクごとに、そのタスクのメモリ
領域の下限（最低位）アドレスと上限（最高位）アドレ
スとを考える。各タスクごとの下限アドレス、上限アド
レスが実際に決定するのは、Ｏ８が補助記憶装置（ハー
ドディスク、フロッピーディスク等）からプログラム（
ロードモジュール）をロードするときであるが、この際
にＯ３は各タスクごとのＴＣＢの中に、そのタスクのメ
モリ領域の下限アドレスと上限アドレスとを格納するも
のとする。 Ｏ３は各タスク切換え時に、現在実行中のタスク（タス
ク１とする）のレジスタ値をタスク１のＴＣＢ （ＴＣ
Ｂ １）に格納し、これから実行しようとするタスク（
タスク２）のレジスタ値をタスク２のＴＣＢ （ＴＣＢ
２）よりロードする。さらにＴＣＢ２中のタスク２の下
限アドレスを下限アドレス設定レジスタ１８に設定し、
タスク２の上限アドレスを上限アドレス設定レジスタ１
９に設定する。このようにして下限アドレス設定レジス
タ１８゜上限アドレス設定レジスタ１９には、それぞれ
現在実行中のタスクの下限アドレス、上限アドレスが設
定されることになる。 そしてＣＰＵが現在、アドレスバスＡＢに出力している
アドレスと、下限アドレス設定レジスタ１８への設定値
２７とを下限アドレスコンパレータ２２により、また同
じく前記アドレスと上限アドレス設定レジスタ１９への
設定値２８とを上限アドレスコンパレータ２３により、
それぞれ比較する。 従ってもしＣＰＵが現在実行中のタスクのアト５レス領
域より低位のアドレスにアクセスした場合。 すなわち下限アドレス設定値２７よりアドレスバスＡＢ
に出力されているアドレス値が小さい場合には下限アド
レスコンパレータ２２の比較出力２９はＨレベルになり
、この比較出力２９を入力信号とするＯＲゲート３１の
出力３２もＨレベルになる。同様にＣＰＵが現在実行中
のタスクのアドレス領域より高位のアドレスにアクセス
した場合、すなわち上限アドレス設定値２８よりアドレ
スバスＡＢに出力されているアドレス値が大きい場合に
も上限アト −レスコンパレータ２３の比較出力
３０はＨレベルになり、この比較出力３０をも入力信号
とする前記ＯＲゲート３１の出力もＨレベルになる。 つまりＯＲゲート３１の出力３２は、上限および下限ア
ドレス設定レジスタ１８．１９により定められる。 現在実行中のタスクのメモリ領域以外のアドレスをＣＰ
ＵがアドレスバスＡＢに出力した場合にＨレベルになる
。 しかしＣＰＵは常に有効なアドレスをアドレスバスＡＢ
に出力しているわけではなく、あるアドレスから別のア
ドレスに切換ねる場合や、バスアクセスを行わない場合
などにアドレスバスＡＢに出力されるアドレスは不定と
なる。 またタスク切換えは割込みによりタスクからＯ３に制御
が移ることによりＯ８によって行われる。 従ってこのとき割込みベクタ領域やＯ３の命令コード領
域のアドレスがアドレスバスＡＢ上に出力されるが、こ
のこのアドレスは不当なアドレスとしなければならない
。つまり、あるタスクの領域以外書込みは禁止するが、
読出しは自由に行えるものとする。読出しによりメモリ
内容が破壊されることはないので、メモリ保護のために
は書込みのみ禁止すればよい。 そこでタイミングコントロール回路２０は、ＣＰＵが書
込み動作を行う場合で、しかもアドレスが確実に有効で
あるタイミングでのみその出力信号（タイミングコント
ロール信号）３３がＨレベルになるようにする。これに
よってアドレスが不定の期間や、読出し動作の場合に誤
った割込信号としての不定書込検出出力９ＡがＡＮＤゲ
ート３５からＣＰＵに入るのを防ぐ。 先に述べたようにマルチタスクシステムではｉ／Ｏアク
セスはＯ３を通して行われる。特に本方式においてはア
プリケーションプログラムがｉ／Ｏ領域に直接書込みを
行うことは不可能であるようにする。なぜならｉ ／
Ｏのアドレスはタスクのアドレス領域の外側にあり、タ
スクのアドレス領域のみが書込み可能な領域であるから
である。アプリケーションプログラムはｉ／Ｏアクセス
を行う場合、割込みまたはＣＡＬＬ命令によってＯ３に
制御を移す。このとき割込みベクタやＯ３の命令コード
領域は書込み禁止ではあるが、読出しは可能であるので
Ｏ８に制御を移しＯ８の命令コードをＣＰＵが実行する
ことが可能である。Ｏ３は上限および下限アドレス設定
レジスタ１８．１９に値を設定し直し、ｉ ／ Ｏアド
レス領域に書込むことが可能なようにしてからｉ ／
Ｏアドレスへのアクセスを行う。 ところが上限および下限アドレス設定レジスタ１８、１
９をアクセスするためのアドレス値もｔ／Ｏアドレスに
割付けられているので、このままでは両レジスタに書込
みを行うことができない。従って下限および上限アドレ
ス設定レジスタ１８．１９へは両レジスタのアドレス値
にかかわらず、すなわち現在の書込み可能領域にかかわ
らず、常に書込み可能でなければならない。そこで常に
この両レジスタ１８．１９への書込みを可能とするのが
アドレスデコード回路２１で、その出力信号（アドレス
デコード信号）３４はアドレスバスＡＢの値が下限また
は上限アドレス設定レジスタ１８．１９をアクセスする
アドレス値である場合のみＬレベルとなり、それ以外の
場合はＨレベルとなる。これにより下限または上限アド
レス設定レジスタ１８．１９へのアドレス設定値２７ま
たは２８の書込みの際は、不正書込検出部１４の検出出
力、つまりＡＮＤゲート３５からの不正書込検出出力舞
が有効にならず、両レジスタ１８．１９へは常に書込み
可能となる。 以上よりＣＰＵがアドレスバスＡＢに出力するアドレス
が、下限および上限アドレス設定レジスタ１８．１９に
より規定される書込み可能な領域にあるか、または下限
、上限アドレス設定レジスタ１８゜１９への書込みのた
めの（つまり該レジスタ１８．１９をアクセスする）ア
ドレスであるかでなければ、不正書込検出出力９ＡはＨ
レベルとなる。この出力９ＡをＣＰＵ割込信号として入
力することにより、ＣＰＵは不正な書込みを検知できる
。 なお、下限、上限アドレス設定レジスタ１８．１９へは
常に書込み可能であるが、不正な書込みにより偶然これ
らのレジスタに何らかの値を書込み、しかも次のどこか
のアドレスに対する書込みで割込みが起らないという確
率は非常に低い。 Ｏ３は不正書込検出出力９八がＨレベルとなり。 割込みとしてＣＰＵに入力されることによりエラー処理
ルーチンに入り、エラーメツセージの出力。 異常動作したタスクの実行停止、場合によってはシステ
ム全体の停止等の処理を行う。
この発明によれば、下限および上限アドレス設定レジス
タによって定まる書込み可能領域以外のメモリ領域は書
込み禁止とし、Ｏ３により前記両レジスタの値をタスク
切換え時に動的に書換え、実行中のタスクの領域のみを
書込み可能領域としたので他のタスクのメモリ領域の保
護を行うことができる。 また、ｉ ／ ＯｅＩ域への書込みはＯ５のみが行うこ
とができるようにしたので、ｉ ／ ０機器の異常動作
を防ぐことができる。
タによって定まる書込み可能領域以外のメモリ領域は書
込み禁止とし、Ｏ３により前記両レジスタの値をタスク
切換え時に動的に書換え、実行中のタスクの領域のみを
書込み可能領域としたので他のタスクのメモリ領域の保
護を行うことができる。 また、ｉ ／ ＯｅＩ域への書込みはＯ５のみが行うこ
とができるようにしたので、ｉ ／ ０機器の異常動作
を防ぐことができる。
第１図は本発明の一実施例としての不正書込検出部の構
成を示すブロック図、第２図は同じく電子計算機システ
ムの要部構成を示すブロック図、第３図は電子計算機シ
ステムのメモリマツプ例を示す図、第４図は従来のメモ
リ保護方式の要部構成を示すブロック図である。 １１−ＣＰ Ｕ部、１４−不正書込検出部、１計−千限
アドレス設定レジスタ、１９−上限アドレス設定レジス
タ、２０・−タイミングコントロール回路、２１−・−
アドレスデコード回路、２２・−下限アドレスコンパレ
ータ、２３−・上限アドレスコンパレータ、３１・−・
ＯＲゲート、３５−・ＡＮＤゲート、ＡＢ−アドレスバ
ス、ＤＢ・−・・データバス、ＣＢ−制御バス、９Ａ−
不正書込検出出力。 第３囚
成を示すブロック図、第２図は同じく電子計算機システ
ムの要部構成を示すブロック図、第３図は電子計算機シ
ステムのメモリマツプ例を示す図、第４図は従来のメモ
リ保護方式の要部構成を示すブロック図である。 １１−ＣＰ Ｕ部、１４−不正書込検出部、１計−千限
アドレス設定レジスタ、１９−上限アドレス設定レジス
タ、２０・−タイミングコントロール回路、２１−・−
アドレスデコード回路、２２・−下限アドレスコンパレ
ータ、２３−・上限アドレスコンパレータ、３１・−・
ＯＲゲート、３５−・ＡＮＤゲート、ＡＢ−アドレスバ
ス、ＤＢ・−・・データバス、ＣＢ−制御バス、９Ａ−
不正書込検出出力。 第３囚
Claims (1)
- 【特許請求の範囲】 １）オペレーティング・システムによりマルチタスク処
理を行い、かつ前記タスクはこのオペレーティング・シ
ステムを介してｉ／Ｏアクセスを行うように構成された
電子計算機システムにおいて、前記マルチタスク処理の
開始時点、処理対象タスクの切換え時点、または処理中
のタスクのｉ／Ｏアクセス時点において、前記オペレー
ティング・システムによって設定されるアドレス値であ
って、現に実行しようとするタスク、またはアクセスし
ようとするｉ／Ｏについてのアドレスの上限値および下
限値（以下それぞれ上限アドレス設定値および下限アド
レス設定値という）をそれぞれ設定される上限アドレス
設定レジスタおよび下限アドレス設定レジスタと、 アドレスバス上に出力されるアドレス値が、前記上限ア
ドレス設定レジスタおよび下限アドレス設定レジスタを
それぞれアクセスするアドレス値で無く、かつ前記上限
アドレス設定値または下限アドレス設定値のいずれかを
越えるものであり、さらにこのとき同時に制御バス上に
書込信号が出力されていることを検出して異常警報信号
を出力する不正書込検出手段と、を備えたことを特徴と
するメモリ保護装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63004599A JPH01180656A (ja) | 1988-01-12 | 1988-01-12 | メモリ保護装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63004599A JPH01180656A (ja) | 1988-01-12 | 1988-01-12 | メモリ保護装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01180656A true JPH01180656A (ja) | 1989-07-18 |
Family
ID=11588510
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63004599A Pending JPH01180656A (ja) | 1988-01-12 | 1988-01-12 | メモリ保護装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01180656A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000034871A1 (fr) * | 1998-12-07 | 2000-06-15 | Sony Corporation | Ordinateur, support enregistre comportant un programme de verification de la validite des adresses et procede de verification de la validite des adresses |
| US7213117B2 (en) | 2000-03-14 | 2007-05-01 | Sharp Kabushiki Kaisha | 1-chip microcomputer having controlled access to a memory and IC card using the 1-chip microcomputer |
-
1988
- 1988-01-12 JP JP63004599A patent/JPH01180656A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000034871A1 (fr) * | 1998-12-07 | 2000-06-15 | Sony Corporation | Ordinateur, support enregistre comportant un programme de verification de la validite des adresses et procede de verification de la validite des adresses |
| US6832257B1 (en) | 1998-12-07 | 2004-12-14 | Sony Corporation | Computer, recorded medium on which address validity checking program is recorded, and address validity checking method |
| JP4516693B2 (ja) * | 1998-12-07 | 2010-08-04 | アルボス テクノロジーズ リミテッド リミテッド ライアビリティ カンパニー | コンピュータ、アドレス有効性照合プログラムを記録した記録媒体、及びアドレス有効性照合方法 |
| US7213117B2 (en) | 2000-03-14 | 2007-05-01 | Sharp Kabushiki Kaisha | 1-chip microcomputer having controlled access to a memory and IC card using the 1-chip microcomputer |
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