JPH02282847A - パソコンにおけるメモリ保護方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の概要〕 パーソナルコンピュータのメモリの記ｔｉ　情報の保護
方式に関し、 メモリアクセスを常時監視して、書き込み不可メモリ領
域へのライトアクセスがあれば直ちにそれを禁止して、
書き込み不可メモリ領域を保護することを目的とし、 書き込み不可メモリ領域の上、下限アドレスを設定され
るアドレスラッチと、メモリをアクセスするアドレスが
該アドレスラッチに設定された上、下限アドレスの範囲
内であるとき出力を生じるアドレスコンパレータと、メ
モリ書き込み時に該コンパレータが出力を生じるとき出
力を生じる制御信号生成回路を設け、 該制御信号生成回路が出力を生じるときメモリ書き込み
を禁止し、かつそのときのメモリアクセスアドレスをア
ドレスラッチに取込ませるよう構成する。

〔産業上の利用分野〕

本発明は、パーソナルコンピュータのメモリの記憶情報
の保護方式に関する。

近年、情報化社会への移行に伴ってパーソナルコンピュ
ータ略してパソコンの使用が絶対不可欠なものになって
おり、あらゆる分野においてパソコンによる情報処理、
制御ソフトウェアの需要が急増している。また、その要
求も複雑多岐にわたり高機能、多機能なアプリケーショ
ン（プログラム）が数多く必要となっている。

これに対応するためには、多くの開発人員を割り当てな
ければならないが、現状では人員確保が限界に達してい
るため、ｌアプリケーションの割り当て人員の削減を余
儀無くされている。また、アプリケーションの開発サイ
クルが短くなければならず、工程も短縮せざるを得ない
。

このような状況において、アプリケーションの破壊（メ
モリ記憶情報の破壊）による障害は、原因究明に多大の
時間、人員を費やす。従って、書き込み不可メモリ領ｂ
ｉ（Ｏ５領域、ＢＩＯＳ領域およびアプリケーションコ
ード領域）へのライトアクセスを瞬時に認識するととも
にそれを禁止してメモリを保護する方式が必要である。

Ｃ従来の技術〕 従来、パソコンにおいては、ＯＳ　（Ｏｐｅｒａｔｉｎ
ｇＳｙｓ　ｔｅｍ）領域、ＢＩＯ５（Ｂａｓｉｃ　Ｉｎ
ｐｕｔ　０ｕｔｐｕｔ　Ｓｙｓｔｅ−ｍ）領域、および
アプリケーションコード領域などの書き込み不可メモリ
領域へのライトアクセスによるメモリ記憶情報の破壊の
恐れを瞬時に認識すると共に、該アクセスを禁止して、
メモリを保護する方式はなかった。

（発明が解決しようとする課題〕 従来のパソコンにおいては、書き込み不可メモリ領域を
保護する機能がないため、該領域がライトアクセスされ
て記憶情報が破壊されるとシステムダウンする、またメ
モリ破壊による障害の原因究明を支援する機器、ツール
はあるが、これを使用しても原因究明には多大の時間を
背やず、といった問題がある。

本発明はか＼る点を改善し、メモリアクセスを當時監視
して、書き込み不可メモリ領域へのライトアクセスがあ
れば直ちにそれを禁止して、書き込み不可メモリ領域を
保護することを目的とするものである。

〔課題を解決するための手段〕

第１図に示すように本発明では、書き込み不可メモリ領
域の上限アドレスを設定されるアドレスラッチ１２と、
同下限アドレスを設定されるアドレスバスチ１４と、メ
モリをアクセスするアドレスが送出されるアドレスバス
ＡＢ上のアドレスを該上限アドレスと比較する上限アド
レスコンパレータ１６と、該アドレスバスＡＢ上のアド
レスを該下限アドレスと比較する下限アドレスコンパレ
ータ１８と、これらのコンパレータの出力を受けるアン
ドゲートＧＩ　と、該アンドゲートＧｌ　の出力とメモ
リライト信号ＷＳを受けるアンドゲートＧ２と、該アン
ドゲートＧ２の出力を受けて、メモリライト信号の出力
制御回路２０とアドレスバスＡＢ上のアドレスを取込む
アドレスラッチ２４へ信号を送る制御信号生成回路２２
を設ける。

〔作　用〕

上限アドレスコンパレータ１６は、アドレスバスＡＢ上
のアドレスがアドレスラッチ１２に設定された上限アド
レス以下であれば出力を生じ、また下限アドレスコンパ
レータ１８はアドレスバスＡＢ上のアドレスがアドレス
ラッチ１４に設定された下限アドレス以上であれば出力
を生じる。従ってアンドゲートＧｌはアドレスバス上の
アドレスが咳上、下限アドレスの範囲内であれば出力を
生じ、アンドゲートＧ２はそれがメモリ書き込み時であ
れば出力を生じる。このアントゲ−）Ｇ２の出力を受け
て制御信号生成回路２２は信号出力し、出力制御回路２
０にメモリライト信号ＷＳの通過を禁止する。これによ
り、書き込み不可メモリ領域への書き込みが禁止され、
該領域の記憶情報の破壊が防止される。

また制御信号生成回路２２の出力信号はアドレスラッチ
２４に入って、そのときのアドレスバスＡＢ上のアドレ
スを取込ませる。これにより、書き込み不可メモリ領域
へ書き込みを行なおうとしたメモリアクセスアドレスが
記憶され、障害原因の究明に役立つことになる。

（実施例） 第２図に本発明の実施例を示す。第１図と同じ部分には
同じ符号が付しである。３０は中央処理装置で、アドレ
スバスＡＢ、データバスＤＢなどに接続されている。ア
ドレスラッチ１２．１４はデータバスＤＢに接続されて
おり、中央処理装置３０はデータバスＤＢに書き込み不
可メモリ領域の上限アドレスを出力しかつＩ１０ライト
信号１０祁を出力して該アドレスをラッチ１２に取込ま
せ、同様にして下限アドレスをラッチ１４に取込ませる
。コンパレータ１６，１Ｂは常時アドレスバス上Ｂ上の
メモリアクセスアドレスをラッチ１２゜１４のアドレス
と比較し、アドレスバス上のアドレスが上限アドレス以
下、下限アドレス以上なら出力を生じる。従ってアンド
ゲートＧ１はメモリアクセスアドレスが核上、下限アド
レス範囲内なら出力を生じ、アントゲ−）Ｇ２は該出力
がメモリライト信号ＷＳの出ているとき生じるなら、出
力を生しる。υノ込み／制御信号生成回１ｉ’８２２は
アンドゲートＧ２の出力があるとき信号を生じ、ライト
信号出力制御回路（ゲート）を閉じてメモリライト信号
ＷＳが図示しないメモリへ出力されないようにする。ま
たラッチ２４にそのときのアドレスバス上Ｂ上のアドレ
スを取込ませる。

更に、割込み／制御信号生成回路２２は割込み信号を出
力し、アプリケーションへ異常を通知する。割込み信号
はゲート２８を通ってＮＭＩ（Ｎ。

ｎ　−Ｍａｓｋａｂｌｅ　Ｉｎｔｅｒｒｕｐｔ）　ａ子
に入力する。但しこれは割込み制御回路２６がゲート２
８を開いているときであり、ゲート２８を閉じていると
きは割込み信号はＮＭＩ端子に入力しない。割込み信号
が入力すると中央処理装置３０はｌ１０ＩＪ−ド信号ｒ
ＯＲを出力し、ラッチ２４に取込んだアドレスをデータ
バスＤＢへ出力させ、該データバスを通して該アドレス
を受取る。これは障害解析に使用する。

割込み制御回路２６の、ゲート２８の開、閉データは、
中央処理袋ｆｆ１３０がデータバスＤＢを通して該回路
２６へ送る。ＣＬＫはシステムクロックで、割込み／制
御信号生成回路はこのＣＬＫに同期して信号を出力する
。メモリアクセスが書き込み不可メモリ領域へのライト
アクセスでなければ、動作は通常の通りである。ゲート
２８を閉じると、異常書込みが禁止されるだけで、その
アドレス取込み用の割込みは入らず、動作の中断はない
。

以上説明した様に、本発明によればメモリ破壊による障
害の原因が瞬時に究明でき、書き込み不可メモリを保護
できるという効果を奏し、アプリケーションの信頼性お
よび品質の向上に寄与するところが大きい。

【図面の簡単な説明】

第１図は本発明の原理図、 第２図は本発明の実施例を示すブロック図である。 １６．１８はコンパレーク、２２は制御信号生成回路で
ある。

Claims (1)

1. 【特許請求の範囲】 １、書き込み不可メモリ領域の上、下限アドレスを設定
   されるアドレスラッチと、メモリをアクセスするアドレ
   スが該アドレスラッチに設定された上、下限アドレスの
   範囲内であるとき出力を生じるアドレスコンパレータと
   、メモリ書き込み時に該コンパレータが出力を生じると
   き出力を生じる制御信号生成回路を設け、 該制御信号生成回路が出力を生じるときメモリ書き込み
   を禁止し、かつそのときのメモリアクセスアドレスをア
   ドレスラッチに取込ませることを特徴とするパソコンに
   おけるメモリ保護方式。