JPH03228146A - Ｅｅｐｒｏｍ内蔵マイクロコンピュータ - Google Patents
Ｅｅｐｒｏｍ内蔵マイクロコンピュータInfo
- Publication number
- JPH03228146A JPH03228146A JP2024098A JP2409890A JPH03228146A JP H03228146 A JPH03228146 A JP H03228146A JP 2024098 A JP2024098 A JP 2024098A JP 2409890 A JP2409890 A JP 2409890A JP H03228146 A JPH03228146 A JP H03228146A
- Authority
- JP
- Japan
- Prior art keywords
- write
- eeprom
- cpu
- signal
- state
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000002159 abnormal effect Effects 0.000 claims description 12
- 238000001514 detection method Methods 0.000 claims description 7
- 230000004044 response Effects 0.000 claims description 6
- 230000006378 damage Effects 0.000 abstract description 3
- 230000005764 inhibitory process Effects 0.000 abstract 2
- 230000002401 inhibitory effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 9
- 230000007257 malfunction Effects 0.000 description 4
- 238000005259 measurement Methods 0.000 description 2
- 101100524639 Toxoplasma gondii ROM3 gene Proteins 0.000 description 1
- 230000005856 abnormality Effects 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
Landscapes
- Read Only Memory (AREA)
- Debugging And Monitoring (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＥＥＰＲＯＭ内蔵マイクロコンピュータに関す
る。
る。
Ｅ Ｅ Ｐ ＲＯＭ （Ｅｌｅｃｔｒｉｃａｌｌｙ
Ｅｒａｓａｂｌｅ ａｎｄＰｒｏｇｒａｍｍａｂｌ
ｅ Ｒｅａａｄ ０ｎｌｙ Ｍｅｍｏｒｙ ）を内蔵
したマイクロコンピュータは、電源が切れても必要なデ
ータを保持することができるため、書き換えのできない
ＲＯＭや電源が切れるとデータが消えてしまうＲＡＭを
内蔵した従来のマイクロコンピュータに比べ、装置の電
源断前の状態を記憶したり、装置の調整用データを保持
しておくなど、応用において様々なメリットがある。
Ｅｒａｓａｂｌｅ ａｎｄＰｒｏｇｒａｍｍａｂｌ
ｅ Ｒｅａａｄ ０ｎｌｙ Ｍｅｍｏｒｙ ）を内蔵
したマイクロコンピュータは、電源が切れても必要なデ
ータを保持することができるため、書き換えのできない
ＲＯＭや電源が切れるとデータが消えてしまうＲＡＭを
内蔵した従来のマイクロコンピュータに比べ、装置の電
源断前の状態を記憶したり、装置の調整用データを保持
しておくなど、応用において様々なメリットがある。
しかしながら、従来のＥＥＰＲＯＭへのデータ書込み許
可・禁止指定が可能なマイクロコンピュータにおいて、
ＣＰＵにより一且書込み許可状態に設定するとその後禁
止指定にしない限り自由にＥＥＰＲＯＭへ書込むことが
できる。従って、例えばＥＥＰＲＯＭが書込み許可状態
であるが、ＥＥＰＲＯＭへアクセスせず、他のサブルー
チン処理や割込み処理が発生して処理しているときに、
特殊条件に対するソフトウェアの検討不足や外来ノイズ
等によるＣＰＵの暴走・誤動作が発生した場合、ＥＥＰ
ＲＯＭ領域へ書込みアクセスされては、重要なデータが
破壊される可能性があった。
可・禁止指定が可能なマイクロコンピュータにおいて、
ＣＰＵにより一且書込み許可状態に設定するとその後禁
止指定にしない限り自由にＥＥＰＲＯＭへ書込むことが
できる。従って、例えばＥＥＰＲＯＭが書込み許可状態
であるが、ＥＥＰＲＯＭへアクセスせず、他のサブルー
チン処理や割込み処理が発生して処理しているときに、
特殊条件に対するソフトウェアの検討不足や外来ノイズ
等によるＣＰＵの暴走・誤動作が発生した場合、ＥＥＰ
ＲＯＭ領域へ書込みアクセスされては、重要なデータが
破壊される可能性があった。
更に、モードレジスタ等によりＥＥＰＲＯＭへの書込み
を禁止モードに設定している状態において、ＣＰＵの暴
走、誤動作などによりＥＥＰＲＯＭへ書込みアクセスし
た場合、書込み禁止状態のなめ実際の書込みはなされな
いものの、異常アクセスを検出することができなかった
。
を禁止モードに設定している状態において、ＣＰＵの暴
走、誤動作などによりＥＥＰＲＯＭへ書込みアクセスし
た場合、書込み禁止状態のなめ実際の書込みはなされな
いものの、異常アクセスを検出することができなかった
。
従来、ＣＰＵの暴走を検出する手段として、例えば、ウ
ォッチドッグタイマなどの方法により行っていた。ウォ
ッチドッグタイマの場合、所定期間（通常数ｍ５ｅｃ≠ イマのクリア操作がないと、割込み又はリセットがかか
るが、時間だけで管理しているため、ＥＥＰＲＯＭへの
異常アクセスは検出できない。
ォッチドッグタイマなどの方法により行っていた。ウォ
ッチドッグタイマの場合、所定期間（通常数ｍ５ｅｃ≠ イマのクリア操作がないと、割込み又はリセットがかか
るが、時間だけで管理しているため、ＥＥＰＲＯＭへの
異常アクセスは検出できない。
ＥＥＰＲＯＭは、電源が切れても保持する必要のある貴
重なデータを格納する領域のため、異常アクセスをいち
早く検出し、ＣＰＵを正常動作に戻すことは重要で、暴
走によりＥＥＰＲＯＭを書込み許可モードに設定しまう
などの異常動作が発生する前に少しでも早く異常アクセ
スを検出する必要がある。
重なデータを格納する領域のため、異常アクセスをいち
早く検出し、ＣＰＵを正常動作に戻すことは重要で、暴
走によりＥＥＰＲＯＭを書込み許可モードに設定しまう
などの異常動作が発生する前に少しでも早く異常アクセ
スを検出する必要がある。
本発明の目的は、ＥＥＰＲＯＭに対する異常アクセスを
いち早く検出し、それに対応する処理を行なうことがで
きるＥＥＰＲＯＭ内蔵マイクロコンピュータを提供する
ことにある。
いち早く検出し、それに対応する処理を行なうことがで
きるＥＥＰＲＯＭ内蔵マイクロコンピュータを提供する
ことにある。
本発明のＥＥＰＲＯＭ内蔵マイクロコンピュータは、Ｃ
ＰＵと、ＥＥＰＲＯＭと、前記ＣＰＵから供給される書
込み許可信号に応答して前記ＥＥＰＲＯＭに対する書込
みの可否を制御する制御手段と、前記ＥＥＰＲＯＭが書
込み状態となった時から所定時間を計測する手段と、前
記所定期間に前記ＣＰＵから再度前記書込み許可信号又
はライト信号が供給されない場合に前記制御手段に対し
て書込み禁止を要求する手段とを有することを特徴とす
る。
ＰＵと、ＥＥＰＲＯＭと、前記ＣＰＵから供給される書
込み許可信号に応答して前記ＥＥＰＲＯＭに対する書込
みの可否を制御する制御手段と、前記ＥＥＰＲＯＭが書
込み状態となった時から所定時間を計測する手段と、前
記所定期間に前記ＣＰＵから再度前記書込み許可信号又
はライト信号が供給されない場合に前記制御手段に対し
て書込み禁止を要求する手段とを有することを特徴とす
る。
更に本発明のＥＥＰＲＯＭ内蔵マイクロコンピュータは
、ＣＰＵと、ＥＥＰＲＯＭと、前記ＰＵから供給される
書込み許可信号に応答して前記ＥＥＰＲＯＭに対する書
込みの可否を制御する制御手段と、前記書込み許可信号
と前記ＣＰＵがら供給されるライト信号を入力としこれ
ら２信号の前記ＥＥＰＲＯＭに対する状態に不一致が生
じた時に不一致信号を発生する異常アクセス検出回路と
を有することを特徴とする。
、ＣＰＵと、ＥＥＰＲＯＭと、前記ＰＵから供給される
書込み許可信号に応答して前記ＥＥＰＲＯＭに対する書
込みの可否を制御する制御手段と、前記書込み許可信号
と前記ＣＰＵがら供給されるライト信号を入力としこれ
ら２信号の前記ＥＥＰＲＯＭに対する状態に不一致が生
じた時に不一致信号を発生する異常アクセス検出回路と
を有することを特徴とする。
次に本発明の第１の実施例について図面を参照して説明
する。第１図は本発明の第１の実施例を示すブロック図
である。マイクロコンピュータ１内にＣＰＵ２とＥ Ｅ
Ｐ ＲＯＭ ３が内蔵されている。ＣＰＵ２がＥＥＰ
ＲＯＭ３への書込み命令を実行すると、アドレスバス４
へ書込みアドレスが出力され、アドレスラッチ５にラッ
チされる。
する。第１図は本発明の第１の実施例を示すブロック図
である。マイクロコンピュータ１内にＣＰＵ２とＥ Ｅ
Ｐ ＲＯＭ ３が内蔵されている。ＣＰＵ２がＥＥＰ
ＲＯＭ３への書込み命令を実行すると、アドレスバス４
へ書込みアドレスが出力され、アドレスラッチ５にラッ
チされる。
一方、書込みデータがデータバス６を介してライトデー
タラッチ７にラッチされる。
タラッチ７にラッチされる。
書込み許可・禁止指定フラグ８は、ＥＥＰＲＯＭ３への
書込み命令を実行する場合ＣＰＵ２がらの書込み許可信
号によりセットされ、リード／うイト制御回路９に対し
てＥＥＰＲＯＭ３への書込み動作実行の許可又は禁止を
指定するフラグで、” ｏ ”の場合には書込み命令を
実行してもリード／ライト制御回路９は書込み動作を実
行せず、一方“１°°の場合にはり−ド／ライト制御回
路９は、アドレスラッチ５にラッチされたＥＥＰＲＯＭ
のアドレスに対してデータラッチ７のデータの書込み動
作を実行する。
書込み命令を実行する場合ＣＰＵ２がらの書込み許可信
号によりセットされ、リード／うイト制御回路９に対し
てＥＥＰＲＯＭ３への書込み動作実行の許可又は禁止を
指定するフラグで、” ｏ ”の場合には書込み命令を
実行してもリード／ライト制御回路９は書込み動作を実
行せず、一方“１°°の場合にはり−ド／ライト制御回
路９は、アドレスラッチ５にラッチされたＥＥＰＲＯＭ
のアドレスに対してデータラッチ７のデータの書込み動
作を実行する。
ＣＰＵからＥＥＰＲＯＭへの書込みが命令されると、書
込み許可信号” １ ”が供給され、許可・禁止フラグ
８がセットされると同時に書込み許可信号がオアゲート
１４を介してインターバルタイマ１３へも入力され、イ
ンハーバルタイマ１３がクリアされる。また、ＥＥＰＲ
ＯＭへの書込み命令実行によりＣＰＵからＥＥＰＲＯＭ
ライト信号が出力され、書込み用タイマ１０とフリップ
フロップ１１及びインターバルタイマ１３がクリアされ
る。書込み用タイマ１０はＥＥＰＲＯＭライト信号出力
によりクリアされたあと、タロツクソースｆ、を入力と
して書込みに必要な時間、例えば約１０ｍ５ｅｃをカウ
ントし、ＥＥＰＲＯＭ３への書込み時間が終了すると、
オーバーフロー信号によりフリップフロップ１１をセッ
ト（Ｑ＝“１°゛）する。フリップフロップ１１の出力
Ｑが“°１°′になるとアンドゲート１２のもう一方の
入力が有効となり、クロックｆ２が出力されインターバ
ルタイマ１３に入力される。インターバルタイマ】３は
所定時間、例えばクロックソースｆ２を５００ｋＨｚで
インターバルタイマが６ビツトのバイナリカウンタとす
ると１２８μｓｅｃ時間経過後オーバーフローが発生し
、書込み許可・禁止フラグ８をクリアしてＥＥＰＲＯＭ
への書込みが禁止状態となる。
込み許可信号” １ ”が供給され、許可・禁止フラグ
８がセットされると同時に書込み許可信号がオアゲート
１４を介してインターバルタイマ１３へも入力され、イ
ンハーバルタイマ１３がクリアされる。また、ＥＥＰＲ
ＯＭへの書込み命令実行によりＣＰＵからＥＥＰＲＯＭ
ライト信号が出力され、書込み用タイマ１０とフリップ
フロップ１１及びインターバルタイマ１３がクリアされ
る。書込み用タイマ１０はＥＥＰＲＯＭライト信号出力
によりクリアされたあと、タロツクソースｆ、を入力と
して書込みに必要な時間、例えば約１０ｍ５ｅｃをカウ
ントし、ＥＥＰＲＯＭ３への書込み時間が終了すると、
オーバーフロー信号によりフリップフロップ１１をセッ
ト（Ｑ＝“１°゛）する。フリップフロップ１１の出力
Ｑが“°１°′になるとアンドゲート１２のもう一方の
入力が有効となり、クロックｆ２が出力されインターバ
ルタイマ１３に入力される。インターバルタイマ】３は
所定時間、例えばクロックソースｆ２を５００ｋＨｚで
インターバルタイマが６ビツトのバイナリカウンタとす
ると１２８μｓｅｃ時間経過後オーバーフローが発生し
、書込み許可・禁止フラグ８をクリアしてＥＥＰＲＯＭ
への書込みが禁止状態となる。
一方、インターバルタイマ１３がオーバーフローを発生
する前のカウト中にＣＰＵから書込み許可信号が供給さ
れるか、又はＥＥＦＲＯＭライト信号が発生すると、イ
ンターバルタイマ１３はクリアされるため、インターバ
ルタイマ１３のオーバーフローは発生せず書込み許可・
禁止フラグはクリアされない。従って、ＥＥＰＲＯＭ３
は書込み状態を続けることになる。
する前のカウト中にＣＰＵから書込み許可信号が供給さ
れるか、又はＥＥＦＲＯＭライト信号が発生すると、イ
ンターバルタイマ１３はクリアされるため、インターバ
ルタイマ１３のオーバーフローは発生せず書込み許可・
禁止フラグはクリアされない。従って、ＥＥＰＲＯＭ３
は書込み状態を続けることになる。
第２図は本発明の第２の実施例を示すブロック図である
。第１の実施例との違いは、フリップフロップ１１とオ
アゲート１４がなく、アンドゲート１２の一方の入力が
許可・禁止フラグ８の出力となっている点で、その他は
同一である。本実施例では、書込み許可・禁止フラグ８
をセットした後、インターバルタイマ１３によるオーバ
ーフロー発生前に書込み許可・禁止フラグ８を再度セッ
トすれば、インターバルタイマ１３はクリアされるが、
Ｅ Ｅ Ｐ ＲＯＭライト信号ではインターバルタイマ
１３はクリアされない。従って、万一書込み許可状態に
おいてＣＰＵが暴走し不当な書込みアクセスが連続して
行なわれたような場合でも再許可しない限り所定時間た
てば書込み禁止となるため、不当アクセスによるＥＥＰ
ＲＯＭデータの破壊領域を最小限で防止できる利点があ
る。
。第１の実施例との違いは、フリップフロップ１１とオ
アゲート１４がなく、アンドゲート１２の一方の入力が
許可・禁止フラグ８の出力となっている点で、その他は
同一である。本実施例では、書込み許可・禁止フラグ８
をセットした後、インターバルタイマ１３によるオーバ
ーフロー発生前に書込み許可・禁止フラグ８を再度セッ
トすれば、インターバルタイマ１３はクリアされるが、
Ｅ Ｅ Ｐ ＲＯＭライト信号ではインターバルタイマ
１３はクリアされない。従って、万一書込み許可状態に
おいてＣＰＵが暴走し不当な書込みアクセスが連続して
行なわれたような場合でも再許可しない限り所定時間た
てば書込み禁止となるため、不当アクセスによるＥＥＰ
ＲＯＭデータの破壊領域を最小限で防止できる利点があ
る。
書込み時間は一般に約１．０ ｍ ｓ ｅ ｃかかるの
で連続して数個のデータを書く場合には、インターバル
タイマ１３のバイナリカウンタ１３の数段を増加したり
クロックソースｆ２の周波数を小さくしたりしてインタ
ーバルタイマ１３の計測時間を数１０ｍ５ｃｅ以上とす
れば良い。
で連続して数個のデータを書く場合には、インターバル
タイマ１３のバイナリカウンタ１３の数段を増加したり
クロックソースｆ２の周波数を小さくしたりしてインタ
ーバルタイマ１３の計測時間を数１０ｍ５ｃｅ以上とす
れば良い。
第３図は本発明の第３の実施例を示すブロック図である
。
。
第１の実施例との違いは、インターバルタイマ１３のク
ロックソースをして周波数の異る複数のクロックソース
で２〜ｆ５の中から選択回路１５によって選択可能な点
である。クロック選択レジスタ１６に２ビツトの選択デ
ータを設定することによりｆ２〜ｆ５の４つのクロック
ソースの中から１つのクロックソースを選択できるため
、インターバルタイマ１３の計測時間を目的に応じて切
り換えられるという利点を有する。
ロックソースをして周波数の異る複数のクロックソース
で２〜ｆ５の中から選択回路１５によって選択可能な点
である。クロック選択レジスタ１６に２ビツトの選択デ
ータを設定することによりｆ２〜ｆ５の４つのクロック
ソースの中から１つのクロックソースを選択できるため
、インターバルタイマ１３の計測時間を目的に応じて切
り換えられるという利点を有する。
第４図は本発明の第４の実施例を示すブロック図である
。本実施例は、ＥＥＦＲＯＭライト信号と許可・禁止指
定フラグ８からのセット信号を入力とする異常アクセス
検出回路１０を設け、ライト信号と指定フラグの不一致
を検出する構成となっている。
。本実施例は、ＥＥＦＲＯＭライト信号と許可・禁止指
定フラグ８からのセット信号を入力とする異常アクセス
検出回路１０を設け、ライト信号と指定フラグの不一致
を検出する構成となっている。
すなわち、書込み許可・禁止指定フラグ８によって禁止
状態、即ち“Ｏ′を出力しているときに、ＣＰＵ２が暴
走等によりＥＥＰＲＯＭライト信号を発生した場合、ラ
イト信号とフラグ状態が不一致となり、これを異常アク
セス検出回路１゜によって検出することにより、ＣＰＵ
２に対して割込み信号を発生する。あるいはマイクロコ
ンピュータ１内のハードウェアをリセットするためのリ
セット信号が発生する。
状態、即ち“Ｏ′を出力しているときに、ＣＰＵ２が暴
走等によりＥＥＰＲＯＭライト信号を発生した場合、ラ
イト信号とフラグ状態が不一致となり、これを異常アク
セス検出回路１゜によって検出することにより、ＣＰＵ
２に対して割込み信号を発生する。あるいはマイクロコ
ンピュータ１内のハードウェアをリセットするためのリ
セット信号が発生する。
異常アクセス検出回路１０は、例えば第５図に示すよう
に、許可・禁止指定フラグ８の出力゛０′で、かつＥ
Ｅ Ｐ ＲＯＭに対するＥＥＰＲ○Ｍライト信号がＣＰ
Ｕ２から発生することによりアンドゲート５２がアクテ
ィブ信号（”１”）を出力したときにワンショットパル
ス発生回路５３より割込み信号又はリセット信号を発生
するように構成すれば良い。
に、許可・禁止指定フラグ８の出力゛０′で、かつＥ
Ｅ Ｐ ＲＯＭに対するＥＥＰＲ○Ｍライト信号がＣＰ
Ｕ２から発生することによりアンドゲート５２がアクテ
ィブ信号（”１”）を出力したときにワンショットパル
ス発生回路５３より割込み信号又はリセット信号を発生
するように構成すれば良い。
この第４の実施例に示した異常アクセス検出回路を前述
した第１乃至第３の実施例に示した構成に更に設けるこ
とも可能であり、この場合、ＣＰＵの暴走に対して二重
の予防ができることになる。
した第１乃至第３の実施例に示した構成に更に設けるこ
とも可能であり、この場合、ＣＰＵの暴走に対して二重
の予防ができることになる。
以上説明したように、本発明によるＥＥＰＲＯＭ内蔵マ
イクロコンピュータは、ＥＥＰＲＯＭに対する書込み許
可状態において、所定時間以内に再度書込み許可指定し
ない限り、あるいは所定時間以内に書込みアクセスしな
い限り、ＥＥＰＲＯＭへの書込みを禁止状態にする手段
を備えているため、書込み許可状態でＣＰＵが暴走して
不当データの書込みアクセスしたり、あるいは書込み許
可状態のままＣＰＵがＥＥＰＲＯＭへの書込み操作以外
の処理中に暴走してＥＥＰＲＯＭへ不当アクセスした場
合などに備え、重要なＥＥＰＲＯＭ内のデータの破壊を
未然に防いだり又は最小限に留めるフェールセーフ機能
として大きな効果がある。
イクロコンピュータは、ＥＥＰＲＯＭに対する書込み許
可状態において、所定時間以内に再度書込み許可指定し
ない限り、あるいは所定時間以内に書込みアクセスしな
い限り、ＥＥＰＲＯＭへの書込みを禁止状態にする手段
を備えているため、書込み許可状態でＣＰＵが暴走して
不当データの書込みアクセスしたり、あるいは書込み許
可状態のままＣＰＵがＥＥＰＲＯＭへの書込み操作以外
の処理中に暴走してＥＥＰＲＯＭへ不当アクセスした場
合などに備え、重要なＥＥＰＲＯＭ内のデータの破壊を
未然に防いだり又は最小限に留めるフェールセーフ機能
として大きな効果がある。
更に本発明は、書込み許可禁止指定手段により書込み禁
止指定された状態のときにＥＥＰＲＯＭに対し書込み命
令が実行された場合、これを検圧して割込み信号又はリ
セット信号を発生することにより、ＣＰＵの暴走や誤動
作により本来あり得ない状況を検出してそれに対応する
処理や正常動作に戻すのに大きな効果がある。
止指定された状態のときにＥＥＰＲＯＭに対し書込み命
令が実行された場合、これを検圧して割込み信号又はリ
セット信号を発生することにより、ＣＰＵの暴走や誤動
作により本来あり得ない状況を検出してそれに対応する
処理や正常動作に戻すのに大きな効果がある。
なお、ＥＥＰＲＯＭへの書込みはＣＰＵによる命令実行
として説明したが、マイクロコンピュータ１に内蔵した
ＣＰＵ以外のハードウェアや外部からマイクロコンピュ
ータ１の端子を介してＣＰＵを介さずダイレクトに書込
み場合なども本発明が適用できることは言うまでもない
。
として説明したが、マイクロコンピュータ１に内蔵した
ＣＰＵ以外のハードウェアや外部からマイクロコンピュ
ータ１の端子を介してＣＰＵを介さずダイレクトに書込
み場合なども本発明が適用できることは言うまでもない
。
第１図は本発明の第１の実施例を示すブロック図、第２
図は本発明の第２の実施例を示すブロック図、第３図は
本発明の第３の実施例を示すブロック図、第４図は本発
明の第４の実施例を示すブロック図、第５図は第４図に
示す異常アクセス検出回路の一例を示す図である。 ｌ・・・マイクロコンピュータ、２・・・ｃＰＵ、３・
・・ＥＥＰＲＯＭ、４・・・アドレスバス、５・・・ア
ドレスラッチ、６・・・データバス、７・・・ライトデ
ータラッチ、８・・・ＥＥＰＲＯＭ書込み許可・禁止指
定フラグ、９・・・リード／ライト制御回路、１０・・
・書込み用タイマ、１１・・・フリップフロップ、１２
・・・アンドゲート、１３・・・インターバルタイマ、
１４・・・オアゲート、１５・・・選択回路、１６・・
・クロック選択レジスタ、５１・・・イ、ンバータ、５
２・・・アンドゲート、５３・・・ワンショットパルス
発生回路。
図は本発明の第２の実施例を示すブロック図、第３図は
本発明の第３の実施例を示すブロック図、第４図は本発
明の第４の実施例を示すブロック図、第５図は第４図に
示す異常アクセス検出回路の一例を示す図である。 ｌ・・・マイクロコンピュータ、２・・・ｃＰＵ、３・
・・ＥＥＰＲＯＭ、４・・・アドレスバス、５・・・ア
ドレスラッチ、６・・・データバス、７・・・ライトデ
ータラッチ、８・・・ＥＥＰＲＯＭ書込み許可・禁止指
定フラグ、９・・・リード／ライト制御回路、１０・・
・書込み用タイマ、１１・・・フリップフロップ、１２
・・・アンドゲート、１３・・・インターバルタイマ、
１４・・・オアゲート、１５・・・選択回路、１６・・
・クロック選択レジスタ、５１・・・イ、ンバータ、５
２・・・アンドゲート、５３・・・ワンショットパルス
発生回路。
Claims (1)
- 【特許請求の範囲】 １、ＣＰＵと、ＥＥＰＲＯＭと、前記ＣＰＵから供給さ
れる書込み許可信号に応答して前記ＥＥＰＲＯＭに対す
る書込みの可否を制御する制御手段と、前記ＥＥＰＲＯ
Ｍが書込み状態となつた時から所定時間を計測する手段
と、前記所定期間に前記ＣＰＵから再度前記書込み許可
信号又はライト信号が供給されない場合に前記制御手段
に対して書込み禁止を要求する手段とを有することを特
徴とするＥＥＰＲＯＭ内蔵マイクロコンピュータ。 ２、ＣＰＵと、ＥＥＰＲＯＭと、前記ＣＰＵから供給さ
れる書込み許可信号に応答して前記ＥＥＰＲＯＭに対す
る書込みの可否を制御する制御手段と、前記ＥＥＰＲＯ
Ｍが書込み状態となった時から所定時間を計測する手段
と、前記所定期間に前記ＣＰＵから再度前記書込み許可
信号が供給されない場合に前記制御手段に対して書込み
禁止を要求する手段とを有することを特徴とするＥＥＰ
ＲＯＭ内蔵マイクロコンピュータ。 ３、ＣＰＵと、ＥＥＰＲＯＭと、前記ＣＰＵから供給さ
れる書込み許可信号に応答して前記ＥＥＰＲＯＭに対す
る書込みの可否を制御する制御手段と、前記書込み許可
信号と前記ＣＰＵから供給されるライト信号を入力とし
これら２信号の前記ＥＥＰＲＯＭに対する状態に不一致
が生じた時に不一致信号を発生する異常アクセス検出回
路とを有することを特徴とするＥＥＰＲＯＭ内蔵マイク
ロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2024098A JPH03228146A (ja) | 1990-02-01 | 1990-02-01 | Ｅｅｐｒｏｍ内蔵マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2024098A JPH03228146A (ja) | 1990-02-01 | 1990-02-01 | Ｅｅｐｒｏｍ内蔵マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03228146A true JPH03228146A (ja) | 1991-10-09 |
Family
ID=12128900
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2024098A Pending JPH03228146A (ja) | 1990-02-01 | 1990-02-01 | Ｅｅｐｒｏｍ内蔵マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03228146A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5504741A (en) * | 1993-02-15 | 1996-04-02 | Mitsubishi Denki Kabushiki Kaisha | Data queuing apparatus and ATM cell switch based on shifting and searching |
-
1990
- 1990-02-01 JP JP2024098A patent/JPH03228146A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5504741A (en) * | 1993-02-15 | 1996-04-02 | Mitsubishi Denki Kabushiki Kaisha | Data queuing apparatus and ATM cell switch based on shifting and searching |
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