JPH01106145A - Ｃｐｕの誤動作監視回路 - Google Patents
Ｃｐｕの誤動作監視回路Info
- Publication number
- JPH01106145A JPH01106145A JP62264688A JP26468887A JPH01106145A JP H01106145 A JPH01106145 A JP H01106145A JP 62264688 A JP62264688 A JP 62264688A JP 26468887 A JP26468887 A JP 26468887A JP H01106145 A JPH01106145 A JP H01106145A
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- JP
- Japan
- Prior art keywords
- cpu
- malfunction
- address
- bus
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000007257 malfunction Effects 0.000 title claims abstract description 26
- 238000001514 detection method Methods 0.000 claims abstract description 16
- 230000002093 peripheral effect Effects 0.000 claims abstract description 10
- 230000015654 memory Effects 0.000 claims abstract description 9
- 238000012544 monitoring process Methods 0.000 claims description 14
- 238000010586 diagram Methods 0.000 description 7
- 238000013507 mapping Methods 0.000 description 4
- 238000012545 processing Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000005856 abnormality Effects 0.000 description 1
- 238000012805 post-processing Methods 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は、マイクロプロセッサの分野で利用される。
本発明は、ＣＰＵの誤動作監視回路に関する。
（ロ）従来技術
ＣＰＵの誤動作防止に関する従来技術は１．特開昭５５
−５７９５６号公報により知られている。
−５７９５６号公報により知られている。
この公報は、システム制御用のマイクロコンピュータに
おいて、マイクロコンピュータが正常に動作していると
きに出力される第１の信号が所定時間以上継続して出力
されなかった場合に異常発生と判別して信号を出力する
第１の手段と、該第１の手段の信号によって作動しマイ
クロコンピュータをリセットする信号を出力する第３の
手段とを備えたマイクロコンピュータの誤動作防止装置
を開示している。 これは、いわゆる、ウォッチドッグ
タイマーを利用したものである。
おいて、マイクロコンピュータが正常に動作していると
きに出力される第１の信号が所定時間以上継続して出力
されなかった場合に異常発生と判別して信号を出力する
第１の手段と、該第１の手段の信号によって作動しマイ
クロコンピュータをリセットする信号を出力する第３の
手段とを備えたマイクロコンピュータの誤動作防止装置
を開示している。 これは、いわゆる、ウォッチドッグ
タイマーを利用したものである。
（ハ）発明が解決しようとする問題点
前記従来例では、暴走検出まで時間がかかる上に、タイ
マーの時間設定とプログラムの構成が密接に関係してお
り、制御対象毎にソフト設計が必要でその毎に余分な技
術と期間が必要となる。
マーの時間設定とプログラムの構成が密接に関係してお
り、制御対象毎にソフト設計が必要でその毎に余分な技
術と期間が必要となる。
本発明の目的は、ＣＰＵの誤動作を瞬時に検出できると
共にソフトウェアの設計負担を軽くすることができる、
ＣＰＵの誤動作監視回路を提供することである。
共にソフトウェアの設計負担を軽くすることができる、
ＣＰＵの誤動作監視回路を提供することである。
（ニ）問題点を解決するための手段
前記した目的は、外部バスに接続されたメモリ、入出力
器などの周辺回路をアドレスによりアクセスしてプログ
ラムの実行を可能にするマイクロプロセッサ回路におい
て、該周辺回路に割当てられていないアドレスをマイク
ロプロセッサがアクセスしたことを検出して検出信号を
出力する検出回路と、この検出信号をマイクロプロセッ
サに入力させる手段とを具有することにより、達成され
る。
器などの周辺回路をアドレスによりアクセスしてプログ
ラムの実行を可能にするマイクロプロセッサ回路におい
て、該周辺回路に割当てられていないアドレスをマイク
ロプロセッサがアクセスしたことを検出して検出信号を
出力する検出回路と、この検出信号をマイクロプロセッ
サに入力させる手段とを具有することにより、達成され
る。
（ホ）作用
ＣＰＵが外部バスによりメモリやその他の周辺回路をア
クセスする際に、ノイズ等でアドレスが変化し、本来割
当てのないアドレスがアクセスされたとき、それを検出
して、ＣＰＵが誤動作する前にＣＰＵにリセット又は割
込みをかけて、その誤動作を防止する。 タイマーを使
う必要がない。
クセスする際に、ノイズ等でアドレスが変化し、本来割
当てのないアドレスがアクセスされたとき、それを検出
して、ＣＰＵが誤動作する前にＣＰＵにリセット又は割
込みをかけて、その誤動作を防止する。 タイマーを使
う必要がない。
（へ）実施例
本発明の好適な実施例は、図面に基づいて説明される。
第１図はその１実施例を示した要部回路ブロック図であ
る。
る。
１は回路の中心となるマイクロプロセッサ（ＣＦ）Ｕ）
であり、ＣＰＵ１にはアドレスバス２及びデータバス３
が接続され、各々のバスには、ＲＯＭ５、ＲＡＭ６等の
メモリ、入出力器７、タイマー８等の周辺回路が接続さ
れており、ＣＰＵＩは、これらを、アドレスバス２によ
ってアクセスし、データバス３によってデータを入出力
してプログラムを実行している。
であり、ＣＰＵ１にはアドレスバス２及びデータバス３
が接続され、各々のバスには、ＲＯＭ５、ＲＡＭ６等の
メモリ、入出力器７、タイマー８等の周辺回路が接続さ
れており、ＣＰＵＩは、これらを、アドレスバス２によ
ってアクセスし、データバス３によってデータを入出力
してプログラムを実行している。
さらに、アドレスバス２には誤動作監視回路４が接続さ
れており、前記のメモリ５．６やそ、の他の周辺回路７
．８に割り当てられたアドレスを正しくアクセスしてい
るかどうかを監視する。
れており、前記のメモリ５．６やそ、の他の周辺回路７
．８に割り当てられたアドレスを正しくアクセスしてい
るかどうかを監視する。
もし、割り当て以外のアドレスをＣＰＵＩがアクセスす
ると、誤動作監視面ｖｓ４は、ＣＰＵＩに対して検出信
号を出力するように構成されている。
ると、誤動作監視面ｖｓ４は、ＣＰＵＩに対して検出信
号を出力するように構成されている。
この検出信号は、第１図によれば、ＣＰＵのリセット端
子（ＲＥＳＥＴ）へ入力されるよう接続されており、こ
のリセット端子９にはリセット回１？８９が接続されて
いる。
子（ＲＥＳＥＴ）へ入力されるよう接続されており、こ
のリセット端子９にはリセット回１？８９が接続されて
いる。
或いは、図示しないが、検出信号は、ＣＰＵのノンマス
カブル割込み（ＮＭＩ）端子に入力されて、割込み処理
を実行し、その際、誤動作を解除する処理が行なわれる
ことも可能である。
カブル割込み（ＮＭＩ）端子に入力されて、割込み処理
を実行し、その際、誤動作を解除する処理が行なわれる
ことも可能である。
第２図はアドレスバスのマツピング例を示しており、こ
こでは、０ＯＯＯＨ番地からＣＩＦＦＨ番地までのアド
レス空間に各デバイスが割り当てられ、、Ｃ２００）１
番、地からＦＦＦＦＨ番地までが未定義となっている。
こでは、０ＯＯＯＨ番地からＣＩＦＦＨ番地までのアド
レス空間に各デバイスが割り当てられ、、Ｃ２００）１
番、地からＦＦＦＦＨ番地までが未定義となっている。
誤動作監視回路４はこの未定義のアドレスをＣＰＵＩが
アクセスした時に検出信号を出力する。
アクセスした時に検出信号を出力する。
第２図のようにマツピングされた場合の監視回路は、第
３図に例示するように、論理回路により構成される。
３図に例示するように、論理回路により構成される。
図示例の誤動作監視回路は、ＮＡＮＤゲート、ＮＯＲゲ
ート及びＯＲゲートによって構成され、アドレスバスを
構成する１６ビツト中の上位７ビツト（Ａ９〜Ａ１５）
を入力し・、その内容が、Ｃ２００Ｈ以上のアドレスに
なっている時、検出信号が出力としてＬＯｖレベルとな
るように論理回路が組まれている。
ート及びＯＲゲートによって構成され、アドレスバスを
構成する１６ビツト中の上位７ビツト（Ａ９〜Ａ１５）
を入力し・、その内容が、Ｃ２００Ｈ以上のアドレスに
なっている時、検出信号が出力としてＬＯｖレベルとな
るように論理回路が組まれている。
第４図は誤動作監視回路としてＲＯＭを使用した例示図
である。
である。
ＲＯＭには、８ビツト （２５６＠）のアドレス入力端
子があり、アドレスバスの上位８ビツトが接続されてい
る。 一方、ＲＯＭの各アドレスに格納されたデータが
出力端子Ｄｏから出力され、これが検出信号となる。
子があり、アドレスバスの上位８ビツトが接続されてい
る。 一方、ＲＯＭの各アドレスに格納されたデータが
出力端子Ｄｏから出力され、これが検出信号となる。
ここでは、第２図のマツピング例に従って、ＲＯＭのデ
ータは、ＯＯＨ及び０１番地にのみ１（ＨＩＧＨ）
“が書かれ、その他（０２Ｈ，ＦＦＨ）には“Ｏ（ＬＯ
Ｗ） “が書き込まれている。
ータは、ＯＯＨ及び０１番地にのみ１（ＨＩＧＨ）
“が書かれ、その他（０２Ｈ，ＦＦＨ）には“Ｏ（ＬＯ
Ｗ） “が書き込まれている。
（ト）効果
本発明によれば、タイマーを使う必要がなく、誤動作が
瞬時に検出され、ＣＰＵは直ちにリセットされるか、割
込み処理により誤動作解除の後処理が行なわれる。
瞬時に検出され、ＣＰＵは直ちにリセットされるか、割
込み処理により誤動作解除の後処理が行なわれる。
第１図は本発明の１実施例を示した要部回路ブロック図
、第２図はメモリのマツピング例示図、第３図は本発明
による誤動作監視回路の構成例示図、第４図は他の構成
例示図である。 ｌはＣＰＵ、２はアドレスバス、４は誤動作監視回路、
５と６はメモリ、７は入出力器、８はタイマーである。 特許出願人 ミノルタカメラ株式会社
、第２図はメモリのマツピング例示図、第３図は本発明
による誤動作監視回路の構成例示図、第４図は他の構成
例示図である。 ｌはＣＰＵ、２はアドレスバス、４は誤動作監視回路、
５と６はメモリ、７は入出力器、８はタイマーである。 特許出願人 ミノルタカメラ株式会社
Claims (4)
- （１）外部バスに接続されたメモリ、入出力器などの周
辺回路をアドレスによりアクセスしてプログラムの実行
を可能にするマイクロプロセッサ回路において、該周辺
回路に割当てられていないアドレスをマイクロプロセッ
サがアクセスしたことを検出して検出信号を出力する検
出回路と、この検出信号をマイクロプロセッサに入力さ
せる手段とを具有していることを特徴とする、ＣＰＵの
誤動作監視回路。 - （２）検出信号の出力端子がマイクロプロセッサのリセ
ット端子に接続されていることを特徴とする、特許請求
の範囲第１項に記載のＣＰＵの誤動作監視回路。 - （３）検出信号の出力端子がマイクロプロセッサのノン
マスカブル割込み端子に接続されていることを特徴とす
る、特許請求の範囲第１項に記載のＣＰＵの誤動作監視
回路。 - （４）検出回路がＲＯＭからなる特許請求の範囲第１項
に記載のＣＰＵの誤動作監視回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62264688A JPH01106145A (ja) | 1987-10-19 | 1987-10-19 | Ｃｐｕの誤動作監視回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62264688A JPH01106145A (ja) | 1987-10-19 | 1987-10-19 | Ｃｐｕの誤動作監視回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01106145A true JPH01106145A (ja) | 1989-04-24 |
Family
ID=17406814
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62264688A Pending JPH01106145A (ja) | 1987-10-19 | 1987-10-19 | Ｃｐｕの誤動作監視回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01106145A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100335714B1 (ko) * | 1993-09-25 | 2002-11-13 | 로베르트 보쉬 게엠베하 | 마이크로컴퓨터 |
-
1987
- 1987-10-19 JP JP62264688A patent/JPH01106145A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100335714B1 (ko) * | 1993-09-25 | 2002-11-13 | 로베르트 보쉬 게엠베하 | 마이크로컴퓨터 |
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