JPH0652333A - シングルチップ・マイクロコンピュータ - Google Patents
シングルチップ・マイクロコンピュータInfo
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- JPH0652333A JPH0652333A JP4201688A JP20168892A JPH0652333A JP H0652333 A JPH0652333 A JP H0652333A JP 4201688 A JP4201688 A JP 4201688A JP 20168892 A JP20168892 A JP 20168892A JP H0652333 A JPH0652333 A JP H0652333A
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Abstract
(57)【要約】 （修正有）
【目的】 内部ＲＡＭのデータをソフトウェアの介入な
しに任意のタイミングでリアルタイムにモニタする。 【構成】 内部ＲＡＭを指示するアドレス値を保持する
アドレス・レジスタ１，２と、その保持値と内部アドレ
ス・バス２０１上のアドレス値とを比較し、一致する場
合に一致信号１０１，１０２を出力するアドレス比較器
３，４と、一致信号１０１，１０２をトリガ信号とし
て、内部データ・バス２０２上のデータをラッチし、次
のトリガ信号入力まで、データを保持するデータ・ラッ
チ回路５，６と保持されているデータとそのアドレス・
レジスタ値を外部からのトリガ信号で外部に出力すると
ともに、外部からの内部ＲＡＭのアドレス値をアドレス
・レジスタ１，２に再設定する制御回路７と、データ入
出力用としてのシリアル・インタフェース回路８とを備
えている。
しに任意のタイミングでリアルタイムにモニタする。 【構成】 内部ＲＡＭを指示するアドレス値を保持する
アドレス・レジスタ１，２と、その保持値と内部アドレ
ス・バス２０１上のアドレス値とを比較し、一致する場
合に一致信号１０１，１０２を出力するアドレス比較器
３，４と、一致信号１０１，１０２をトリガ信号とし
て、内部データ・バス２０２上のデータをラッチし、次
のトリガ信号入力まで、データを保持するデータ・ラッ
チ回路５，６と保持されているデータとそのアドレス・
レジスタ値を外部からのトリガ信号で外部に出力すると
ともに、外部からの内部ＲＡＭのアドレス値をアドレス
・レジスタ１，２に再設定する制御回路７と、データ入
出力用としてのシリアル・インタフェース回路８とを備
えている。
Description
【０００１】
【産業上の利用分野】本発明はシングルチップ・マイク
ロコンピュータに関する。
ロコンピュータに関する。
【０００２】
【従来の技術】従来、この種のシングルチップ・マイク
ロコンピュータにおいては、内蔵される内部ＲＡＭは、
汎用レジスタまたはワーキング用メモリとしてマイクロ
コンピュータの内部アドレスにマッピッングされてお
り、外部からはアクセスすることができない構造となっ
ている。一般例として、図４にシングルチップ・マイク
ロコンピュータの内部ブロック図を示す。図４におい
て、内部ＲＡＭより２１は演算ユニット（ＥＸＵ）１８
の内部にマッピングされており、算術論理回路（ＡＬ
Ｕ）１９および汎用レジスタ２０と、内部バス２０７に
より接続されている。この演算ユニット１８は、周辺バ
ス２０５によりＲＯＭ２２およびバス・コントロール・
ユニット（ＢＣＵ）２３に接続される構成となってお
り、演算ユニット１８の内部バス２０７は、演算ユニッ
ト１８の動作（命令コードによるＣＰＵ動作）の介在な
しには、周辺バス２０５とのデータの受け渡しがができ
ない構造である。通常の演算動作等により使用される内
部ＲＡＭ２１のデータは、演算ユニット１８の内部の閉
じた領域でアクセスされているため、演算結果および各
種演算に必要なパラメータの変化は、演算ユニット１８
より直接読むことはできない。また、シングルチップ・
マイクロコンピュータの外部バス・インタフェースを行
う場合には、必らずこのバスコントロール・ユニット２
３を経由する。従って、マイクロコンピュータの内部Ｒ
ＡＭをマイクロコンピュータの外部からモニターするた
めには、特別な内部ＲＡＭモニタ用プログラムをユーザ
・プログラム中に付加する必要がある。即ち、ＲＯＭ２
２のプログラムの中において転送命令を実行させ、内部
ＲＡＭ２１のデータを演算ユニット１８の内部より、周
辺バス２０５およびバスコントロール・ユニット２３経
由にて、外部バス・インタフェース２４を介して入出力
端子５８より出力させるモニタ用プログラムが必要とな
る。この場合に、通常の演算処理および割込み処理の場
合には、当然モニタ用プログラムを走らせることはでき
ない。
ロコンピュータにおいては、内蔵される内部ＲＡＭは、
汎用レジスタまたはワーキング用メモリとしてマイクロ
コンピュータの内部アドレスにマッピッングされてお
り、外部からはアクセスすることができない構造となっ
ている。一般例として、図４にシングルチップ・マイク
ロコンピュータの内部ブロック図を示す。図４におい
て、内部ＲＡＭより２１は演算ユニット（ＥＸＵ）１８
の内部にマッピングされており、算術論理回路（ＡＬ
Ｕ）１９および汎用レジスタ２０と、内部バス２０７に
より接続されている。この演算ユニット１８は、周辺バ
ス２０５によりＲＯＭ２２およびバス・コントロール・
ユニット（ＢＣＵ）２３に接続される構成となってお
り、演算ユニット１８の内部バス２０７は、演算ユニッ
ト１８の動作（命令コードによるＣＰＵ動作）の介在な
しには、周辺バス２０５とのデータの受け渡しがができ
ない構造である。通常の演算動作等により使用される内
部ＲＡＭ２１のデータは、演算ユニット１８の内部の閉
じた領域でアクセスされているため、演算結果および各
種演算に必要なパラメータの変化は、演算ユニット１８
より直接読むことはできない。また、シングルチップ・
マイクロコンピュータの外部バス・インタフェースを行
う場合には、必らずこのバスコントロール・ユニット２
３を経由する。従って、マイクロコンピュータの内部Ｒ
ＡＭをマイクロコンピュータの外部からモニターするた
めには、特別な内部ＲＡＭモニタ用プログラムをユーザ
・プログラム中に付加する必要がある。即ち、ＲＯＭ２
２のプログラムの中において転送命令を実行させ、内部
ＲＡＭ２１のデータを演算ユニット１８の内部より、周
辺バス２０５およびバスコントロール・ユニット２３経
由にて、外部バス・インタフェース２４を介して入出力
端子５８より出力させるモニタ用プログラムが必要とな
る。この場合に、通常の演算処理および割込み処理の場
合には、当然モニタ用プログラムを走らせることはでき
ない。
【０００３】図５には、従来手法による内部ＲＡＭデー
タの外部出力を行うプログラムのフローチャート例を示
す。本例の場合においては、５ｍｓごとに、内部ＲＡＭ
起動トレース用のプログラムを起動する構成となってい
るが、、内部ＲＡＭデータを外部に出力している期間に
おいては、全ての割込みを禁止する必要があるために処
理が一時的にディスターブされる。逆に、割込み処理を
優先させた場合には、モニタを行いたいタイミングが割
込み処理プログラムの時間より大きくずれ込む可能性が
大である。
タの外部出力を行うプログラムのフローチャート例を示
す。本例の場合においては、５ｍｓごとに、内部ＲＡＭ
起動トレース用のプログラムを起動する構成となってい
るが、、内部ＲＡＭデータを外部に出力している期間に
おいては、全ての割込みを禁止する必要があるために処
理が一時的にディスターブされる。逆に、割込み処理を
優先させた場合には、モニタを行いたいタイミングが割
込み処理プログラムの時間より大きくずれ込む可能性が
大である。
【０００４】
【発明が解決しようとする課題】上述した従来のシング
ルチップ・マイクロコンピュータにおいては、内部ＲＡ
Ｍが外部から直接アクセスすることができない構成とな
っているため、シングルチップ・マイクロコンピュータ
の動作中に内部のＲＡＭをモニタするためには、ユーザ
・プログラムの中に、内部ＲＡＭモニタ用プログラムを
付加する必要があり、このために余分のプログラムの容
量が増大するするとともに、ユーザ・プログラム処理に
対する妨害を排除するためには、内部ＲＡＭをモニタす
るタイミングにも制約を受けるという障害が生じてい
る。
ルチップ・マイクロコンピュータにおいては、内部ＲＡ
Ｍが外部から直接アクセスすることができない構成とな
っているため、シングルチップ・マイクロコンピュータ
の動作中に内部のＲＡＭをモニタするためには、ユーザ
・プログラムの中に、内部ＲＡＭモニタ用プログラムを
付加する必要があり、このために余分のプログラムの容
量が増大するするとともに、ユーザ・プログラム処理に
対する妨害を排除するためには、内部ＲＡＭをモニタす
るタイミングにも制約を受けるという障害が生じてい
る。
【０００５】特に、シングルチップ・マイクロコンピュ
ータを用いた高度のリアルタイム制御を必要とする装
置、例えば、自動車エンジン電子制御、自動車ブレーキ
電子制御、ロボット制御およびＮＣ制御等の応用領域に
おいては、装置を動作させながら、時間とともに刻々と
変化する内部ＲＡＭに配置されている主要パラメータを
モニタし、実機動作における演算結果およびマイクロコ
ンピュータに搭載されている周辺タイマ等により得られ
た測定結果をリアルタイムに知ることは、ユーザ・プロ
グラムをディバグする上で重要な要素となっている。
ータを用いた高度のリアルタイム制御を必要とする装
置、例えば、自動車エンジン電子制御、自動車ブレーキ
電子制御、ロボット制御およびＮＣ制御等の応用領域に
おいては、装置を動作させながら、時間とともに刻々と
変化する内部ＲＡＭに配置されている主要パラメータを
モニタし、実機動作における演算結果およびマイクロコ
ンピュータに搭載されている周辺タイマ等により得られ
た測定結果をリアルタイムに知ることは、ユーザ・プロ
グラムをディバグする上で重要な要素となっている。
【０００６】従って、従来のシングルチップ・マイクロ
コンピュータにおいては、シングルチップ・マイクロコ
ンピュータの動作中に内部ＲＡＭをモニタするために
は、ソフトウェアの介在なしには実現することが不可能
であるという欠点があり、更に、任意のタイミングによ
り、内部ＲＡＭをモニタすることができず、定期的にモ
ニタする場合においても、本来処理すべきユーザ・プロ
グラムの動作を妨害することになるため、装置自体のリ
アルタイム性を失うという欠点がある。
コンピュータにおいては、シングルチップ・マイクロコ
ンピュータの動作中に内部ＲＡＭをモニタするために
は、ソフトウェアの介在なしには実現することが不可能
であるという欠点があり、更に、任意のタイミングによ
り、内部ＲＡＭをモニタすることができず、定期的にモ
ニタする場合においても、本来処理すべきユーザ・プロ
グラムの動作を妨害することになるため、装置自体のリ
アルタイム性を失うという欠点がある。
【０００７】
【課題を解決するための手段】第１の発明のシングルチ
ップ・マイクロコンピュータは、所定のタイミングで外
部から入力されるアドレス値により設定される、一つ以
上の任意の内部ＲＡＭアドレスに対応するＲＡＭデータ
を、マイクロコンピュータ上のソフトウェア処理の介在
なしに外部に対して出力するＲＡＭデータの出力手段と
して、前記内部ＲＡＭアドレスを指示するアドレス値を
保持するアドレス・レジスタと、所定の内部アドレス・
バス上のアドレス値と、前記アドレス・レジスタに保持
されるアドレス値とを比較して、両アドレス値が一致す
る場合においてのみ、所定レベルの一致信号を出力する
アドレス比較器と、前記一致信号をトリガ信号として、
所定の内部データ・バス上のデータをラッチし、次のト
リガ信号として機能する次の一致信号が入力されるまで
は、当該内部データ・バス上のデータを保持するデータ
・ラッチ回路と、外部より入力される所定のトリガ信号
により、前記データ・ラッチ回路に保持されているデー
タ、および当該データに対応するアドレス・レジスタ値
を所定の手順により外部に出力するとともに、外部より
入力される内部ＲＡＭのアドレス値を所定の手順により
前記アドレス・レジスタに再設定する制御回路と、前記
ＲＡＭデータの出力と、アドレス値の入力とを含む入出
力作用を行うとともに、通常動作時におけるデータ入出
力用として兼用されるシリアル・インタフェース回路
と、を備えて構成される。
ップ・マイクロコンピュータは、所定のタイミングで外
部から入力されるアドレス値により設定される、一つ以
上の任意の内部ＲＡＭアドレスに対応するＲＡＭデータ
を、マイクロコンピュータ上のソフトウェア処理の介在
なしに外部に対して出力するＲＡＭデータの出力手段と
して、前記内部ＲＡＭアドレスを指示するアドレス値を
保持するアドレス・レジスタと、所定の内部アドレス・
バス上のアドレス値と、前記アドレス・レジスタに保持
されるアドレス値とを比較して、両アドレス値が一致す
る場合においてのみ、所定レベルの一致信号を出力する
アドレス比較器と、前記一致信号をトリガ信号として、
所定の内部データ・バス上のデータをラッチし、次のト
リガ信号として機能する次の一致信号が入力されるまで
は、当該内部データ・バス上のデータを保持するデータ
・ラッチ回路と、外部より入力される所定のトリガ信号
により、前記データ・ラッチ回路に保持されているデー
タ、および当該データに対応するアドレス・レジスタ値
を所定の手順により外部に出力するとともに、外部より
入力される内部ＲＡＭのアドレス値を所定の手順により
前記アドレス・レジスタに再設定する制御回路と、前記
ＲＡＭデータの出力と、アドレス値の入力とを含む入出
力作用を行うとともに、通常動作時におけるデータ入出
力用として兼用されるシリアル・インタフェース回路
と、を備えて構成される。
【０００８】また、第２の発明のシングルチップ・マイ
クロコンピュータは、所定のタイミングで外部から入力
されるアドレス値により設定される、一つ以上の任意の
内部ＲＡＭアドレスに対応するＲＡＭデータを、マイク
ロコンピュータ上のソフトウェア処理の介在なしに外部
に対して出力するＲＡＭデータの出力手段として、前記
内部ＲＡＭアドレスを指示するアドレス値を保持するア
ドレス・レジスタと、所定の内部アドレス・バス上のア
ドレス値と、前記アドレス・レジスタに保持されるアド
レス値とを比較して、両アドレス値が一致する場合にお
いてのみ、所定レベルの一致信号を出力するアドレス比
較器と、前記一致信号をトリガ信号として、所定の内部
データ・バス上のデータをラッチし、次のトリガ信号と
して機能する次の一致信号が入力されるまでは、当該内
部データ・バス上のデータを保持するデータ・ラッチ回
路と、外部より入力される所定のトリガ信号により、前
記データ・ラッチ回路に保持されているデータ、および
当該データに対応するアドレス・レジスタ値を所定の手
順により外部に出力するとともに、外部より入力される
内部ＲＡＭのアドレス値を所定の手順により前記アドレ
ス・レジスタに再設定する制御回路と、外部より入力さ
れる前記トリガ信号により、内部ＲＡＭデータおよび当
該内部ＲＡＭデータのアドレス値を外部に出力するとと
もに、前記内部ＲＡＭデータの再設定を行うためのアド
レス値を外部より入力するために専用される専用入出力
回路と、を備えて構成される。
クロコンピュータは、所定のタイミングで外部から入力
されるアドレス値により設定される、一つ以上の任意の
内部ＲＡＭアドレスに対応するＲＡＭデータを、マイク
ロコンピュータ上のソフトウェア処理の介在なしに外部
に対して出力するＲＡＭデータの出力手段として、前記
内部ＲＡＭアドレスを指示するアドレス値を保持するア
ドレス・レジスタと、所定の内部アドレス・バス上のア
ドレス値と、前記アドレス・レジスタに保持されるアド
レス値とを比較して、両アドレス値が一致する場合にお
いてのみ、所定レベルの一致信号を出力するアドレス比
較器と、前記一致信号をトリガ信号として、所定の内部
データ・バス上のデータをラッチし、次のトリガ信号と
して機能する次の一致信号が入力されるまでは、当該内
部データ・バス上のデータを保持するデータ・ラッチ回
路と、外部より入力される所定のトリガ信号により、前
記データ・ラッチ回路に保持されているデータ、および
当該データに対応するアドレス・レジスタ値を所定の手
順により外部に出力するとともに、外部より入力される
内部ＲＡＭのアドレス値を所定の手順により前記アドレ
ス・レジスタに再設定する制御回路と、外部より入力さ
れる前記トリガ信号により、内部ＲＡＭデータおよび当
該内部ＲＡＭデータのアドレス値を外部に出力するとと
もに、前記内部ＲＡＭデータの再設定を行うためのアド
レス値を外部より入力するために専用される専用入出力
回路と、を備えて構成される。
【０００９】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１０】図１は本発明の第１の実施例におけるＲＡ
Ｍデータと、外部よりモニタを行うアドレス値入力手段
の構成を示す部分ブロック図である。図１に示されるよ
うに、本実施例における前記ＲＯＭデータ出力とモニタ
を行うアドレス値入力手段は、内部アドレス・バス２０
１および内部データ・バス２０２に対応して、アドレス
・レジスタ（Ａ）１およびアドレス・レジスタ（Ｂ）２
と、アドレス比較器（Ａ）３およびアドレス比較器
（Ｂ）４と、データ・ラッチ回路（Ａ）５およびデータ
・ラッチ回路（Ｂ）６と、制御回路７と、シリアル・イ
ンタフェース回路８とを備えて構成される。
Ｍデータと、外部よりモニタを行うアドレス値入力手段
の構成を示す部分ブロック図である。図１に示されるよ
うに、本実施例における前記ＲＯＭデータ出力とモニタ
を行うアドレス値入力手段は、内部アドレス・バス２０
１および内部データ・バス２０２に対応して、アドレス
・レジスタ（Ａ）１およびアドレス・レジスタ（Ｂ）２
と、アドレス比較器（Ａ）３およびアドレス比較器
（Ｂ）４と、データ・ラッチ回路（Ａ）５およびデータ
・ラッチ回路（Ｂ）６と、制御回路７と、シリアル・イ
ンタフェース回路８とを備えて構成される。
【００１１】図１において、アドレス・レジスタ（Ａ）
１およびアドレス・レジスタ（Ｂ）２は、それぞれ独立
に内部ＲＡＭを指示するアドレス値を保持しているレジ
スタであり、一度アドレスが設定されると、そのアドレ
ス値を書換えない限り、そのアドレス値は、シングルチ
ップ・マイクロコンピュータの電源が投入されている間
は不変に保持されるというレジスタである。アドレス比
較器（Ａ）３およびアドレス比較器（Ｂ）４において
は、シングルチップ・マイクロコンピュータの内部アド
レス・バス２０１上のアドレス値と、前記アドレス・レ
ジスタ（Ａ）１およびアドレス・レジスタ（Ｂ）２のア
ドレス値とが比較され、両者が一致した場合においての
み、所定の一致信号１０１および一致信号１０２が、そ
れぞれアドレス・レジスタ（Ａ）１およびアドレス・レ
ジスタ（Ｂ）２より出力される。これらの一致信号１０
１および１０２は、対応するデータ・ラッチ回路（Ａ）
５およびデータ・ラッチ回路（Ｂ）６に入力され、各デ
ータ・ラッチ回路に対するトリガ信号として作用し、デ
ータ・バス２０２上のデータが、それぞれの対応するデ
ータ・ラッチ回路にラッチされて、次のトリガ信号が入
力されるまでは、ラッチされたデータは保持される。
１およびアドレス・レジスタ（Ｂ）２は、それぞれ独立
に内部ＲＡＭを指示するアドレス値を保持しているレジ
スタであり、一度アドレスが設定されると、そのアドレ
ス値を書換えない限り、そのアドレス値は、シングルチ
ップ・マイクロコンピュータの電源が投入されている間
は不変に保持されるというレジスタである。アドレス比
較器（Ａ）３およびアドレス比較器（Ｂ）４において
は、シングルチップ・マイクロコンピュータの内部アド
レス・バス２０１上のアドレス値と、前記アドレス・レ
ジスタ（Ａ）１およびアドレス・レジスタ（Ｂ）２のア
ドレス値とが比較され、両者が一致した場合においての
み、所定の一致信号１０１および一致信号１０２が、そ
れぞれアドレス・レジスタ（Ａ）１およびアドレス・レ
ジスタ（Ｂ）２より出力される。これらの一致信号１０
１および１０２は、対応するデータ・ラッチ回路（Ａ）
５およびデータ・ラッチ回路（Ｂ）６に入力され、各デ
ータ・ラッチ回路に対するトリガ信号として作用し、デ
ータ・バス２０２上のデータが、それぞれの対応するデ
ータ・ラッチ回路にラッチされて、次のトリガ信号が入
力されるまでは、ラッチされたデータは保持される。
【００１２】ここにおいて、内部アドレス・バス２０１
および、内部データ・バス２０２は、従来例の説明にお
いて説明したように、図４における内部バス２０５に相
当するバスで、内部ＲＡＭは、これらのバスに接続され
ており、図４の場合と同様に演算ユニット内に設けられ
ている。この内部ＲＡＭには、各種パラメータおよび演
算結果等が格納されており、ＣＰＵが演算命令により内
部ＲＡＭのデータをアクセスすると、それらのアドレス
情報およびデータが、図１における内部アドレス・バス
２０１および内部データ・バス２０２上に発生する。従
って、前述したアドレス比較器（Ａ）３およびアドレス
比較器（Ｂ）４と、データ・ラッチ回路（Ａ）５および
データ・ラッチ回路（Ｂ）６により、モニタを行いたい
内部ＲＡＭのデータをリアルタイムでコピーすることが
可能となる。
および、内部データ・バス２０２は、従来例の説明にお
いて説明したように、図４における内部バス２０５に相
当するバスで、内部ＲＡＭは、これらのバスに接続され
ており、図４の場合と同様に演算ユニット内に設けられ
ている。この内部ＲＡＭには、各種パラメータおよび演
算結果等が格納されており、ＣＰＵが演算命令により内
部ＲＡＭのデータをアクセスすると、それらのアドレス
情報およびデータが、図１における内部アドレス・バス
２０１および内部データ・バス２０２上に発生する。従
って、前述したアドレス比較器（Ａ）３およびアドレス
比較器（Ｂ）４と、データ・ラッチ回路（Ａ）５および
データ・ラッチ回路（Ｂ）６により、モニタを行いたい
内部ＲＡＭのデータをリアルタイムでコピーすることが
可能となる。
【００１３】一方において、制御回路７は、入力端子５
０より入力される外部トリガ信号１０５により稼働状態
となる制御回路であり、当該外部トリガ信号１０５が入
力されると、データ・ラッチ回路（Ａ）５およびデータ
・ラッチ回路（Ｂ）６より、それぞれ専用データ・バス
２０３を介して送られてくるラッチ・データと、アドレ
ス・レジスタ（Ａ）１およびアドレス・レジスタ（Ｂ）
２より、それぞれ専用データ・バス２０４を介して送ら
れてくるアドレス値とが組合わされ、それぞれのアドレ
ス値に対応するラッチ・データ（ＲＡＭデータ）とし
て、所定の順番に並べ替えられる。この並べ替えられ
た、それぞれの（アドレス値＋ＲＡＭデータ）は、専用
双方向バス２０５によりシリアル・インタフェース回路
８に転送され、出力端子５２を介して外部に出力され
る。当該（アドレス値＋ＲＡＭデータ）の外部転送が終
了すると、制御回路７より、シリアル・インタフェース
回路８に対して制御信号１０４が送られ、この制御信号
１０４により、入力端子５１より入力されてくる二つの
新しいアドレス値が、アドレス・レジスタ（Ａ）１およ
びアドレス・レジスタ（Ｂ）２に対し、所定の順番で再
設定される。この場合に、入力端子５１より新しいアド
レスが入力されてこない場合には、アドレス・レジスタ
（Ａ）１およびアドレス・レジスタ（Ｂ）２におけるア
ドレス値の更新は行われない。ここで、前記（アドレス
値＋ＲＡＭデータ）の外部出力、および新アドレス値入
力を行うためのシリアル・インタフェース回路８のプロ
トコルを図２に示す。
０より入力される外部トリガ信号１０５により稼働状態
となる制御回路であり、当該外部トリガ信号１０５が入
力されると、データ・ラッチ回路（Ａ）５およびデータ
・ラッチ回路（Ｂ）６より、それぞれ専用データ・バス
２０３を介して送られてくるラッチ・データと、アドレ
ス・レジスタ（Ａ）１およびアドレス・レジスタ（Ｂ）
２より、それぞれ専用データ・バス２０４を介して送ら
れてくるアドレス値とが組合わされ、それぞれのアドレ
ス値に対応するラッチ・データ（ＲＡＭデータ）とし
て、所定の順番に並べ替えられる。この並べ替えられ
た、それぞれの（アドレス値＋ＲＡＭデータ）は、専用
双方向バス２０５によりシリアル・インタフェース回路
８に転送され、出力端子５２を介して外部に出力され
る。当該（アドレス値＋ＲＡＭデータ）の外部転送が終
了すると、制御回路７より、シリアル・インタフェース
回路８に対して制御信号１０４が送られ、この制御信号
１０４により、入力端子５１より入力されてくる二つの
新しいアドレス値が、アドレス・レジスタ（Ａ）１およ
びアドレス・レジスタ（Ｂ）２に対し、所定の順番で再
設定される。この場合に、入力端子５１より新しいアド
レスが入力されてこない場合には、アドレス・レジスタ
（Ａ）１およびアドレス・レジスタ（Ｂ）２におけるア
ドレス値の更新は行われない。ここで、前記（アドレス
値＋ＲＡＭデータ）の外部出力、および新アドレス値入
力を行うためのシリアル・インタフェース回路８のプロ
トコルを図２に示す。
【００１４】従って、外部からモニタしたい内部アドレ
スを、アドレス・レジスタ（Ａ）１およびアドレス・レ
ジスタ（Ｂ）２に対して外部より設定しておくことによ
り、シングルチップ・マイクロコンピュータの内部アド
レス・バス２０１おおび内部データ・バス２０２に設定
されている内部ＲＡＭアドレス値に対するアクセスが発
生する度ごとに、最新の内部ＲＡＭデータが自動的に更
新されて、外部トリガ信号の入力による任意のタイミン
グにおいて、外部に対して出力される。なお、本実施例
におけるシリアル・インタフェース回路８は、入力端子
５１および出力端子５２を介して、通常の入出力用とし
ても用いることができるとともに、内部ＲＡＭデータの
出力を行うために必要な入出力用としても兼用される。
スを、アドレス・レジスタ（Ａ）１およびアドレス・レ
ジスタ（Ｂ）２に対して外部より設定しておくことによ
り、シングルチップ・マイクロコンピュータの内部アド
レス・バス２０１おおび内部データ・バス２０２に設定
されている内部ＲＡＭアドレス値に対するアクセスが発
生する度ごとに、最新の内部ＲＡＭデータが自動的に更
新されて、外部トリガ信号の入力による任意のタイミン
グにおいて、外部に対して出力される。なお、本実施例
におけるシリアル・インタフェース回路８は、入力端子
５１および出力端子５２を介して、通常の入出力用とし
ても用いることができるとともに、内部ＲＡＭデータの
出力を行うために必要な入出力用としても兼用される。
【００１５】また、本実施例においては、二つの内部Ｒ
ＡＭアドレスに対するデータの出力例が示されている
が、更に、アドレス・レジスタ、アドレス比較器および
データ・ラッチ回路の数を増設することにより、三つ以
上の内部ＲＡＭデータ値のモニタに対しても、本発明が
有効に機能することは明らかである。
ＡＭアドレスに対するデータの出力例が示されている
が、更に、アドレス・レジスタ、アドレス比較器および
データ・ラッチ回路の数を増設することにより、三つ以
上の内部ＲＡＭデータ値のモニタに対しても、本発明が
有効に機能することは明らかである。
【００１６】次に、本発明の第２の実施例について説明
する。図３は、本発明の第２の実施例における内部ＲＡ
Ｍデータのモニタ手段の構成を示す部分ブロック図であ
る。図３に示されるように、本実施例における前記ＲＡ
Ｍデータ出力とモニタを行うアドレス値入力手段は、、
内部アドレス・バス２０３および、内部データ・バス２
０４に対応して、アドレス・レジスタ（Ａ）１０および
アドレス・レジスタ（Ｂ）１１と、アドレス比較器
（Ａ）１２およびアドレス比較器（Ｂ）１３と、データ
・ラッチ回路（Ａ）１４およびデータ・ラッチ回路
（Ｂ）１５と、制御回路１６と、専用パラレル入出力回
路１７とを備えて構成される。
する。図３は、本発明の第２の実施例における内部ＲＡ
Ｍデータのモニタ手段の構成を示す部分ブロック図であ
る。図３に示されるように、本実施例における前記ＲＡ
Ｍデータ出力とモニタを行うアドレス値入力手段は、、
内部アドレス・バス２０３および、内部データ・バス２
０４に対応して、アドレス・レジスタ（Ａ）１０および
アドレス・レジスタ（Ｂ）１１と、アドレス比較器
（Ａ）１２およびアドレス比較器（Ｂ）１３と、データ
・ラッチ回路（Ａ）１４およびデータ・ラッチ回路
（Ｂ）１５と、制御回路１６と、専用パラレル入出力回
路１７とを備えて構成される。
【００１７】図３において、アドレス・レジスタ（Ａ）
１０およびアドレス・レジスタ（Ｂ）１１と、アドレス
比較器（Ａ）１２およびアドレス比較器（Ｂ）１３と、
データ・ラッチ回路（Ａ）１４およびデータ・ラッチ回
路（Ｂ）１５と、制御回路１６等の動作作用について
は、前述の第１の実施例の場合と同様であり、従って、
その動作説明は省略する。図３より明らかなように、本
実施例における内部ＲＡＭデータの出力およびモニタを
行うアドレス値の入力手段の、前述の第１の実施例の場
合との相違点は、前記第１の実施例におけるシリアル・
インタフェース回路が、通常の入出力回路としての機能
も果しているのに対して、本実施例においては、入出力
端子５４、５５、５６および５７に対応する専用パラレ
ル入出力回路１７が、内部ＲＡＭモニタ用途に対し専用
として設けられており、これにより、より一層高速に、
且つより多くの内部ＲＡＭデータを外部より設定し、且
つモニタすることができるという利点がある。
１０およびアドレス・レジスタ（Ｂ）１１と、アドレス
比較器（Ａ）１２およびアドレス比較器（Ｂ）１３と、
データ・ラッチ回路（Ａ）１４およびデータ・ラッチ回
路（Ｂ）１５と、制御回路１６等の動作作用について
は、前述の第１の実施例の場合と同様であり、従って、
その動作説明は省略する。図３より明らかなように、本
実施例における内部ＲＡＭデータの出力およびモニタを
行うアドレス値の入力手段の、前述の第１の実施例の場
合との相違点は、前記第１の実施例におけるシリアル・
インタフェース回路が、通常の入出力回路としての機能
も果しているのに対して、本実施例においては、入出力
端子５４、５５、５６および５７に対応する専用パラレ
ル入出力回路１７が、内部ＲＡＭモニタ用途に対し専用
として設けられており、これにより、より一層高速に、
且つより多くの内部ＲＡＭデータを外部より設定し、且
つモニタすることができるという利点がある。
【００１８】
【発明の効果】以上説明したように、本発明は、シング
ルチップ・マイクロコンピュータに適用されて、所定の
内部ＲＡＭデータ出力手段を用い、専用のアドレス・レ
ジスタで指定される内部ＲＡＭデータを外部トリガ信号
により、任意のタイミングにて出力することにより、当
該シングルチップ・マイクロコンピュータを使用して構
成されるシステム、特にリアルタイム処理を要求される
システムにおいても、ユーザ・プログラムのリアルタイ
ム性を損なうソフトウェア処理を介在させることなし
に、内部ＲＡＭデータを有効にモニタすることができる
という効果がある。
ルチップ・マイクロコンピュータに適用されて、所定の
内部ＲＡＭデータ出力手段を用い、専用のアドレス・レ
ジスタで指定される内部ＲＡＭデータを外部トリガ信号
により、任意のタイミングにて出力することにより、当
該シングルチップ・マイクロコンピュータを使用して構
成されるシステム、特にリアルタイム処理を要求される
システムにおいても、ユーザ・プログラムのリアルタイ
ム性を損なうソフトウェア処理を介在させることなし
に、内部ＲＡＭデータを有効にモニタすることができる
という効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施例の部分を示すブロック図
である。
である。
【図２】第１の実施例における入出力インタフェースの
プロトコルを示す図である。
プロトコルを示す図である。
【図３】本発明の第２の実施例の部分を示すブロック図
である。
である。
【図４】従来例の部分を示すブロック図である。
【図５】従来例における内部ＲＡＭデータの外部出力プ
ログラムのフローチャート例を示す図である。
ログラムのフローチャート例を示す図である。
１、１０ アドレス・レジスタ（Ａ） ２、１１ アドレス・レジスタ（Ｂ） ３、１２ アドレス比較器（Ａ） ４、１３ アドレス比較器（Ｂ） ５、１４ データ・ラッチ回路（Ａ） ６、１５ データ・ラッチ回路（Ｂ） ７、１６ 制御回路 ８ シリアル・インタフェース回路 １７ 専用パラレル入出力回路 １８ 演算ユニット（ＥＸＵ） １９ 算術論理回路 ２０ 汎用レジスタ ２１ 内部ＲＡＭ ２２ ＲＯＭ ２３ バスコントロール（ＢＣＵ） ２４ 外部バス・インタフェース
Claims (2)
- 【請求項１】 所定のタイミングで外部から入力される
アドレス値により設定される、一つ以上の任意の内部Ｒ
ＡＭアドレスに対応するＲＡＭデータを、マイクロコン
ピュータ上のソフトウェア処理の介在なしに外部に対し
て出力するＲＡＭデータの出力手段として、 前記内部ＲＡＭアドレスを指示するアドレス値を保持す
るアドレス・レジスタと、 所定の内部アドレス・バス上のアドレス値と、前記アド
レス・レジスタに保持されるアドレス値とを比較して、
両アドレス値が一致する場合においてのみ、所定レベル
の一致信号を出力するアドレス比較器と、 前記一致信号をトリガ信号として、所定の内部データ・
バス上のデータをラッチし、次のトリガ信号として機能
する次の一致信号が入力されるまでは、当該内部データ
・バス上のデータを保持するデータ・ラッチ回路と、 外部より入力される所定のトリガ信号により、前記デー
タ・ラッチ回路に保持されているデータ、および当該デ
ータに対応するアドレス・レジスタ値を所定の手順によ
り外部に出力するとともに、外部より入力される内部Ｒ
ＡＭのアドレス値を所定の手順により前記アドレス・レ
ジスタに再設定する制御回路と、 前記ＲＡＭデータの出力と、アドレス値の入力とを含む
入出力作用を行うとともに、通常動作時におけるデータ
入出力用として兼用されるシリアル・インタフェース回
路と、 を備えることを特徴とするシングルチップ・マイクロコ
ンピュータ。 - 【請求項２】 所定のタイミングで外部から入力される
アドレス値により設定される、一つ以上の任意の内部Ｒ
ＡＭアドレスに対応するＲＡＭデータを、マイクロコン
ピュータ上のソフトウェア処理の介在なしに外部に対し
て出力するＲＡＭデータの出力手段として、 前記内部ＲＡＭアドレスを指示するアドレス値を保持す
るアドレス・レジスタと、 所定の内部アドレス・バス上のアドレス値と、前記アド
レス・レジスタに保持されるアドレス値とを比較して、
両アドレス値が一致する場合においてのみ、所定レベル
の一致信号を出力するアドレス比較器と、 前記一致信号をトリガ信号として、所定の内部データ・
バス上のデータをラッチし、次のトリガ信号として機能
する次の一致信号が入力されるまでは、当該内部データ
・バス上のデータを保持するデータ・ラッチ回路と、 外部より入力される所定のトリガ信号により、前記デー
タ・ラッチ回路に保持されているデータ、および当該デ
ータに対応するアドレス・レジスタ値を所定の手順によ
り外部に出力するとともに、外部より入力される内部Ｒ
ＡＭのアドレス値を所定の手順により前記アドレス・レ
ジスタに再設定する制御回路と、 外部より入力される前記トリガ信号により、内部ＲＡＭ
データおよび当該内部ＲＡＭデータのアドレス値を外部
に出力するとともに、前記内部ＲＡＭデータの再設定を
行うためのアドレス値を外部より入力するために専用さ
れる専用入出力回路と、 を備えることを特徴とするシングルチップ・マイクロコ
ンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4201688A JPH0652333A (ja) | 1992-07-29 | 1992-07-29 | シングルチップ・マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4201688A JPH0652333A (ja) | 1992-07-29 | 1992-07-29 | シングルチップ・マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0652333A true JPH0652333A (ja) | 1994-02-25 |
Family
ID=16445260
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4201688A Pending JPH0652333A (ja) | 1992-07-29 | 1992-07-29 | シングルチップ・マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0652333A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9631481B1 (en) | 2011-01-27 | 2017-04-25 | Amkor Technology, Inc. | Semiconductor device including leadframe with a combination of leads and lands and method |
| US11869829B2 (en) | 2009-01-05 | 2024-01-09 | Amkor Technology Singapore Holding Pte. Ltd. | Semiconductor device with through-mold via |
-
1992
- 1992-07-29 JP JP4201688A patent/JPH0652333A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11869829B2 (en) | 2009-01-05 | 2024-01-09 | Amkor Technology Singapore Holding Pte. Ltd. | Semiconductor device with through-mold via |
| US9631481B1 (en) | 2011-01-27 | 2017-04-25 | Amkor Technology, Inc. | Semiconductor device including leadframe with a combination of leads and lands and method |
| US9978695B1 (en) | 2011-01-27 | 2018-05-22 | Amkor Technology, Inc. | Semiconductor device including leadframe with a combination of leads and lands and method |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000229 |