JPS61133436A - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
- Publication number
- JPS61133436A JPS61133436A JP59255401A JP25540184A JPS61133436A JP S61133436 A JPS61133436 A JP S61133436A JP 59255401 A JP59255401 A JP 59255401A JP 25540184 A JP25540184 A JP 25540184A JP S61133436 A JPS61133436 A JP S61133436A
- Authority
- JP
- Japan
- Prior art keywords
- access
- memory
- address
- address range
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Storage Device Security (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はメモリ中に格納されている命令を遂次リードし
実行して行くデータ処理装置に関し、特にそのデータ処
理装置が、命令を実行し、メモリ又はＩ、／’Ｏをアク
セスする際のアクセス技術に関する。
実行して行くデータ処理装置に関し、特にそのデータ処
理装置が、命令を実行し、メモリ又はＩ、／’Ｏをアク
セスする際のアクセス技術に関する。
（従来の技術）
従来のデータ処理装置では、メモリ中に格納されている
命令をアドレス指定することによ抄リードし、遂次実行
して行くことが知られている。
命令をアドレス指定することによ抄リードし、遂次実行
して行くことが知られている。
このようなデータ処理装置が、プログラムを実行して行
く場合、中央処理装置（以下ＣＰＵと称す）は、プログ
ラムがメモリのいかなるアドレス空間に格納されていた
としても、一度ＣＰＵ内に読み込んでしまった後は、無
条件にその命令を実行してし１い、その命令が、メモリ
やＩ１０デバイスを無条件にアクセスしてしまっていた
。
く場合、中央処理装置（以下ＣＰＵと称す）は、プログ
ラムがメモリのいかなるアドレス空間に格納されていた
としても、一度ＣＰＵ内に読み込んでしまった後は、無
条件にその命令を実行してし１い、その命令が、メモリ
やＩ１０デバイスを無条件にアクセスしてしまっていた
。
一方マイクロプロセッサをＣＰＵとするデータ処理装置
において、システム内にあるＩ１０デバイス等に対して
のコマンドやデータの入出力は、ユーザーが、プログラ
ムを作り実行させることにより、容易に行なえる構造に
なっている。
において、システム内にあるＩ１０デバイス等に対して
のコマンドやデータの入出力は、ユーザーが、プログラ
ムを作り実行させることにより、容易に行なえる構造に
なっている。
しかしながら、システム内にあるＩ１０デバイス等の中
には、ユーザーが誤ったコマンドやデータを入出力させ
た場合、システムが正常に動作できなくなり、ひいては
、システムを正常に復帰させることができなくなるよう
な事態をまねくこともありうる。
には、ユーザーが誤ったコマンドやデータを入出力させ
た場合、システムが正常に動作できなくなり、ひいては
、システムを正常に復帰させることができなくなるよう
な事態をまねくこともありうる。
たとえば、ディスク装置等に誤ったコマンドやデータを
入出力した場合、システムを正常に復帰させるために必
要な、システムエリア等のデータを破壊してしまうよう
なこともあり得る。
入出力した場合、システムを正常に復帰させるために必
要な、システムエリア等のデータを破壊してしまうよう
なこともあり得る。
（発明が解決しようとする問題点）
ＣＰＵ内に一度読み込んでしまった後は無条件にその命
令を実行する従来のデータ処理装置では上記のマイクロ
プロセッサをＣＰＵとするデータ処理装置の問題点を解
決できない。そこで本発明の目的はリードオンリーメモ
リ内に格納されているプログラムにのみ特定のメモリや
Ｉｌｏをアクセスする特権を与えることによ秒マイクロ
プロセッサをＣＰＵとするデータ処理装置の不測の事故
を防止できるデータ処理装置を提供することにある。
令を実行する従来のデータ処理装置では上記のマイクロ
プロセッサをＣＰＵとするデータ処理装置の問題点を解
決できない。そこで本発明の目的はリードオンリーメモ
リ内に格納されているプログラムにのみ特定のメモリや
Ｉｌｏをアクセスする特権を与えることによ秒マイクロ
プロセッサをＣＰＵとするデータ処理装置の不測の事故
を防止できるデータ処理装置を提供することにある。
（問題点を解決するための手段）
本発明の装置は、読出し専用メモ９ Ｋ割り付けられて
いるアドレス中の予め定めたアドレス範囲を示すアドレ
ス範囲データを設定保持するアドレス範囲データ設定保
持手段と、中央処理装置が命令を読み出すために出力す
るアドレスデータと前記アドレス範囲データとを比較し
前記アドレスデータが前記アドレス範囲データ内にある
ときには一致信号を発生する比較手段と、前記比較手段
の比較結果をラッチするラッチ手段と、前記中央処理装
置に読み出された命令によるアクセスタイミングを検出
し前記一致信号の供給を受けているときには前記命令の
アクセス対象に前記タイミングにアクセスを許可するタ
イミング検出アクセス許可手段とを含んで構成される。
いるアドレス中の予め定めたアドレス範囲を示すアドレ
ス範囲データを設定保持するアドレス範囲データ設定保
持手段と、中央処理装置が命令を読み出すために出力す
るアドレスデータと前記アドレス範囲データとを比較し
前記アドレスデータが前記アドレス範囲データ内にある
ときには一致信号を発生する比較手段と、前記比較手段
の比較結果をラッチするラッチ手段と、前記中央処理装
置に読み出された命令によるアクセスタイミングを検出
し前記一致信号の供給を受けているときには前記命令の
アクセス対象に前記タイミングにアクセスを許可するタ
イミング検出アクセス許可手段とを含んで構成される。
（実施例）
次に本発明の一実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を示すブロック図である。第
１図のデータ処理装置はＣＰＵＩと、続出し専用メモリ
（以下ＲＯＭ）２と、読出し書込み可能メモリ（以下Ｒ
ＡＭ）３と、メモリ４と、Ｉ１０デバイス５と、メモリ
制御回路６と、Ｉ１０制御回路７と、比較回路８と、ア
ドレス範囲設定回路９と、タイミング検出回路１０と、
ラッチ回路１６とを含んで構成される。
１図のデータ処理装置はＣＰＵＩと、続出し専用メモリ
（以下ＲＯＭ）２と、読出し書込み可能メモリ（以下Ｒ
ＡＭ）３と、メモリ４と、Ｉ１０デバイス５と、メモリ
制御回路６と、Ｉ１０制御回路７と、比較回路８と、ア
ドレス範囲設定回路９と、タイミング検出回路１０と、
ラッチ回路１６とを含んで構成される。
ＣＰＵＩのアドレスバス１１は、ＲＯＭ２．ＲＡＭ３゜
メモリ４．Ｉ１０デバイス５および尾畝回Ｉｉ％デ１鼠
≠−８に接続されている。又データバス１２も同様にＲ
ＯＭ２．ＲＡＭ３．メモリ４．Ｉ１０デバイス５に接続
さｎている。ＣＰＵＩのメモリ４およびＩ１０デバイス
５へのアクセス制御信号１３は、ＲＯＭ２．ＲＡＭ３及
びメモリ制御回路６ 、Ｉ１０制御回路７に接続されて
いる。
メモリ４．Ｉ１０デバイス５および尾畝回Ｉｉ％デ１鼠
≠−８に接続されている。又データバス１２も同様にＲ
ＯＭ２．ＲＡＭ３．メモリ４．Ｉ１０デバイス５に接続
さｎている。ＣＰＵＩのメモリ４およびＩ１０デバイス
５へのアクセス制御信号１３は、ＲＯＭ２．ＲＡＭ３及
びメモリ制御回路６ 、Ｉ１０制御回路７に接続されて
いる。
ＣＰＵＩはＲＯＭ２およびＲＡＭ３に対してアドレスお
よびアクセス制御信号を出力して命令をリードし実行し
ている。
よびアクセス制御信号を出力して命令をリードし実行し
ている。
アドレス範囲設定回路９にはＲＯＭ２が割り付られてい
るアドレス空間の中の特定のアドレス範囲データが設定
される。
るアドレス空間の中の特定のアドレス範囲データが設定
される。
ＣＰＵＩが命令リードのためにアドレスバス１１に出力
されるアドレス信号は≠≠忙工≠＝ｗ ｒｒＪ較回路８
においてアドレス範囲設定回路９に設定されているアド
レス範囲データと比較され特定の範囲内にあることが検
出されたときには一致信号が発生されラッチ回路１６に
よりラッチされる。
されるアドレス信号は≠≠忙工≠＝ｗ ｒｒＪ較回路８
においてアドレス範囲設定回路９に設定されているアド
レス範囲データと比較され特定の範囲内にあることが検
出されたときには一致信号が発生されラッチ回路１６に
よりラッチされる。
また、ＣＰＵ１によりリードされた命令はＣＰＵＩによ
り実行され、ＣＰＵＩは、メモリ４または工１０デバイ
ス５をアクセスするためのアクセス制御信号１３を出力
し、メモリ４またはＩ１０デバイス５をアクセスしよう
とする。
り実行され、ＣＰＵＩは、メモリ４または工１０デバイ
ス５をアクセスするためのアクセス制御信号１３を出力
し、メモリ４またはＩ１０デバイス５をアクセスしよう
とする。
タイミング検出回路１０は、前記アクセス制御信号１３
を監尻しており前記命令によりてメモリ４あるいはＩ１
０デバイス５がアクセスさ几るタイミングを検出する。
を監尻しており前記命令によりてメモリ４あるいはＩ１
０デバイス５がアクセスさ几るタイミングを検出する。
又タイミング噴出回路１０には、ラッチ回路１６を介し
て＃記比較結果信号が入力されており、前記設定されて
いるアドレス範囲内に命令アドレスがある場合には、前
記アクセスタイミングによって、メモリ４ま九はＩ１０
デバイス５のアクセス許可信号１４または１５を出力し
メモリ４ｉたけＩ１０デバイス５のアクセスを許可する
。又、前記設定されているアドレス範囲内に命令アドレ
スがない場合には、メモリ４またはＩ１０デバイス５に
対してアクセス許可信号１４または１５を出力せず、メ
モリ４または工１０デバイス５のアクセスを禁止する。
て＃記比較結果信号が入力されており、前記設定されて
いるアドレス範囲内に命令アドレスがある場合には、前
記アクセスタイミングによって、メモリ４ま九はＩ１０
デバイス５のアクセス許可信号１４または１５を出力し
メモリ４ｉたけＩ１０デバイス５のアクセスを許可する
。又、前記設定されているアドレス範囲内に命令アドレ
スがない場合には、メモリ４またはＩ１０デバイス５に
対してアクセス許可信号１４または１５を出力せず、メ
モリ４または工１０デバイス５のアクセスを禁止する。
このようにして本実施例ではＲＯＭ２の特定のアドレス
範囲内にある命令にのみメモリ４またはＩ１０デバイス
５へのアクセスを許可し他のアドレスにある命令につい
てはアクセスを禁止することができる。
範囲内にある命令にのみメモリ４またはＩ１０デバイス
５へのアクセスを許可し他のアドレスにある命令につい
てはアクセスを禁止することができる。
（発明の効果）
本発明にはＲＯＭアドレス空間内で設定された特定のア
ドレス範囲内にのみ格納されている命令の実行により、
メモリ又はＩ１０デバイスのアクセスが許可され、それ
以外のメモリ空間に格納されている命令の実行では、メ
モリ又はＩ１０デバイスのアクセスが禁止されマイクロ
プロセッサをＣＰＵとするデータ処理装置の不測の事故
を防止できるという効果がある。
ドレス範囲内にのみ格納されている命令の実行により、
メモリ又はＩ１０デバイスのアクセスが許可され、それ
以外のメモリ空間に格納されている命令の実行では、メ
モリ又はＩ１０デバイスのアクセスが禁止されマイクロ
プロセッサをＣＰＵとするデータ処理装置の不測の事故
を防止できるという効果がある。
第１図は、本発明の一実施例を示すブロック図である。
１・・・・・・中央処理装ｇ（ＣＰＵ） 、２・・・・
・・リードオンリーメモリ（ＲＯＭ） 、３・・・・・
・２ンダムアクセスメモリ（ＲＡＭ） 、４・・・・・
・命令によってアクセスされるメモ１ハ ５・・・・・
・命令によってアクセスされるＩ１０デバイス、６・・
・・・・メモリ制御回路、７・・・・・・Ｉ１０制御回
路、８・・・・・・比較回路、９・・・・・・アドレス
範囲設定回路、１０・・・・・・タイミング検出回路、
１１・・・・・・アドレスバス、１２・旧・・データバ
ス、１３・・・・・・アクセス制御信号、１４・・・・
・・メモリ許可信号、１５・・・・・・Ｉ１０許可信号
、１６・・・・・・ラッチ回路。 ゛、−ｌ
・・リードオンリーメモリ（ＲＯＭ） 、３・・・・・
・２ンダムアクセスメモリ（ＲＡＭ） 、４・・・・・
・命令によってアクセスされるメモ１ハ ５・・・・・
・命令によってアクセスされるＩ１０デバイス、６・・
・・・・メモリ制御回路、７・・・・・・Ｉ１０制御回
路、８・・・・・・比較回路、９・・・・・・アドレス
範囲設定回路、１０・・・・・・タイミング検出回路、
１１・・・・・・アドレスバス、１２・旧・・データバ
ス、１３・・・・・・アクセス制御信号、１４・・・・
・・メモリ許可信号、１５・・・・・・Ｉ１０許可信号
、１６・・・・・・ラッチ回路。 ゛、−ｌ
Claims (1)
- 【特許請求の範囲】 読出し専用メモリに割り付けられているアドレス中の予
め定めたアドレス範囲を示すアドレス範囲データを設定
保持するアドレス範囲データ設定保持手段と、 中央処理装置が命令を読み出すために出力するアドレス
データと前記アドレス範囲データとを比較し前記アドレ
スデータが前記アドレス範囲データ内にあるときには一
致信号を発生する比較手段と、 前記比較手段の比較結果をラッチするラッチ手段と、 前記中央処理装置に読み出された命令によるアクセスタ
イミングを検出し前記一致信号の供給を受けているとき
には前記命令のアクセス対象に前記タイミングにアクセ
スを許可するタイミング検出アクセス許可手段とを含む
ことを特徴とするデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59255401A JPS61133436A (ja) | 1984-12-03 | 1984-12-03 | デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59255401A JPS61133436A (ja) | 1984-12-03 | 1984-12-03 | デ−タ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61133436A true JPS61133436A (ja) | 1986-06-20 |
Family
ID=17278248
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59255401A Pending JPS61133436A (ja) | 1984-12-03 | 1984-12-03 | デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61133436A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4875156A (en) * | 1986-03-05 | 1989-10-17 | Oki Electric Industry Co., Ltd. | Computer having a protection device to selectively block incorrect control signals |
| US8576142B2 (en) | 2009-09-15 | 2013-11-05 | Kabushiki Kaisha Toshiba | Display device and control method therefor |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5741745A (en) * | 1980-08-26 | 1982-03-09 | Nippon Telegr & Teleph Corp <Ntt> | Malfunction preventing circuit of microprocessor |
| JPS5715499B2 (ja) * | 1975-02-21 | 1982-03-31 | ||
| JPS57189400A (en) * | 1981-05-18 | 1982-11-20 | Mitsubishi Electric Corp | Incorrect address detector |
-
1984
- 1984-12-03 JP JP59255401A patent/JPS61133436A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5715499B2 (ja) * | 1975-02-21 | 1982-03-31 | ||
| JPS5741745A (en) * | 1980-08-26 | 1982-03-09 | Nippon Telegr & Teleph Corp <Ntt> | Malfunction preventing circuit of microprocessor |
| JPS57189400A (en) * | 1981-05-18 | 1982-11-20 | Mitsubishi Electric Corp | Incorrect address detector |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4875156A (en) * | 1986-03-05 | 1989-10-17 | Oki Electric Industry Co., Ltd. | Computer having a protection device to selectively block incorrect control signals |
| US8576142B2 (en) | 2009-09-15 | 2013-11-05 | Kabushiki Kaisha Toshiba | Display device and control method therefor |
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