JPH01261760A - コンピュータ装置 - Google Patents
コンピュータ装置Info
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- JPH01261760A JPH01261760A JP63088940A JP8894088A JPH01261760A JP H01261760 A JPH01261760 A JP H01261760A JP 63088940 A JP63088940 A JP 63088940A JP 8894088 A JP8894088 A JP 8894088A JP H01261760 A JPH01261760 A JP H01261760A
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- 238000000034 method Methods 0.000 claims description 8
- 230000006378 damage Effects 0.000 abstract description 2
- 230000002401 inhibitory effect Effects 0.000 abstract 1
- 102100031584 Cell division cycle-associated 7-like protein Human genes 0.000 description 7
- 101000777638 Homo sapiens Cell division cycle-associated 7-like protein Proteins 0.000 description 7
- 230000000694 effects Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 101100087530 Caenorhabditis elegans rom-1 gene Proteins 0.000 description 1
- 101001106432 Homo sapiens Rod outer segment membrane protein 1 Proteins 0.000 description 1
- 101100305983 Mus musculus Rom1 gene Proteins 0.000 description 1
- 102100021424 Rod outer segment membrane protein 1 Human genes 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Landscapes
- Stored Programmes (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、コンピュータ装置に係り、特にコンピュー
タ装置に接続される入出力機器をコントロールするＢＩ
ＯＳシステムの起動を制御する装置に関するものである
。
タ装置に接続される入出力機器をコントロールするＢＩ
ＯＳシステムの起動を制御する装置に関するものである
。
（従来の技術〕
従来、この種のコンピュータ装置においては、ＲＯＭ等
の記憶媒体に記憶されたＢ Ｉ ＯＳ （ＢａｓｉｃＩ
ｎｐｕｔ ０ｕｔｐｕｔ Ｓｙｓｔｅｍ ）プログラム
を読み出して入出力をコントロールしている。
の記憶媒体に記憶されたＢ Ｉ ＯＳ （ＢａｓｉｃＩ
ｎｐｕｔ ０ｕｔｐｕｔ Ｓｙｓｔｅｍ ）プログラム
を読み出して入出力をコントロールしている。
そして、電源が投入されると、ＣＰＵがＲＯＭ上のＢＩ
ＯＳプログラム格納アドレスを出力して、ＢＩＯＳプロ
グラムの読み出しを実行する。
ＯＳプログラム格納アドレスを出力して、ＢＩＯＳプロ
グラムの読み出しを実行する。
ところが、ＣＰＵの最小サイクル時間よりも、ＲＯＭア
クセスタイムが長いため、ＣＰＵにウェイトサイクルを
挿入して、ＲＯＭのアクセスタイムを調整している。
クセスタイムが長いため、ＣＰＵにウェイトサイクルを
挿入して、ＲＯＭのアクセスタイムを調整している。
このように、従来のコンピュータ装置においてＣＰＵが
ＢＩＯＳプログラムをリードする際には、ウェートステ
ートを挿入する必要があるため、ＣＰＵの最小サイクル
による処理を阻害して、高速アクセスによるデータ処理
を効率を大幅に低下させてしまう問題点があった。
ＢＩＯＳプログラムをリードする際には、ウェートステ
ートを挿入する必要があるため、ＣＰＵの最小サイクル
による処理を阻害して、高速アクセスによるデータ処理
を効率を大幅に低下させてしまう問題点があった。
なお、この種の問題を高速アクセス型のＲＯＭにより改
善しようとしても、ＲＯＭの価格が非常に高いためトー
タルコストを引き上げる要因となってしまう。
善しようとしても、ＲＯＭの価格が非常に高いためトー
タルコストを引き上げる要因となってしまう。
この発明は、上記の問題点を解決するためになされたも
ので、ＲＯＭの所定アドレスに記憶されたＢＩＯＳプロ
グラムのリードアクセス発生時に高速アクセス型のＲＡ
Ｍの所定アドレスからＢＩＯＳプログラムを書き込み、
さらに書き込まれたＢＩＯＳプログラム領域への書き込
みを管理することにより、入出力データ処理に必要なり
ＩＯＳプログラムをソフトウェアによる暴走破壊から保
護できるコンピュータ装置を得ることを目的とする。
ので、ＲＯＭの所定アドレスに記憶されたＢＩＯＳプロ
グラムのリードアクセス発生時に高速アクセス型のＲＡ
Ｍの所定アドレスからＢＩＯＳプログラムを書き込み、
さらに書き込まれたＢＩＯＳプログラム領域への書き込
みを管理することにより、入出力データ処理に必要なり
ＩＯＳプログラムをソフトウェアによる暴走破壊から保
護できるコンピュータ装置を得ることを目的とする。
この発明に係るコンピュータ装置は、リードオンリメモ
リの所定アドレスに記憶された基本入出力プログラムを
所定のタイミングでランダムアクセスメモリに書き込む
基本入出力プログラム書込み手段と、この基本入出力プ
ログラム書込み手段によりランダムアクセスメモリに書
き込まれた基本入出力プログラム領域への書き込みを禁
止または許可する書込み制御手段とを設けたものである
。
リの所定アドレスに記憶された基本入出力プログラムを
所定のタイミングでランダムアクセスメモリに書き込む
基本入出力プログラム書込み手段と、この基本入出力プ
ログラム書込み手段によりランダムアクセスメモリに書
き込まれた基本入出力プログラム領域への書き込みを禁
止または許可する書込み制御手段とを設けたものである
。
この発明においては、リードオンリメモリのリードアク
セス時に、基本入出力プログラム書込み手段が所定のタ
イミングで読み出した基本入出力プログラムをランダム
アクセスメモリに書き込み、この書き込み終了後、書込
み制御手段がランダムアクセスメモリに書き込まれた基
本入出力プログラム領域への書き込みを禁止または許可
する。
セス時に、基本入出力プログラム書込み手段が所定のタ
イミングで読み出した基本入出力プログラムをランダム
アクセスメモリに書き込み、この書き込み終了後、書込
み制御手段がランダムアクセスメモリに書き込まれた基
本入出力プログラム領域への書き込みを禁止または許可
する。
（実施例）
第１図はこの発明の一実施例を示すコンピュータ装置の
構成を説明するブロック図であり、１はＲＯＭで、ＢＩ
ＯＳプログラムが格納されている。２はランダムアクセ
スメモリ（ＲＡＭ）で、この発明の基本入出力ブリグラ
ム書込み手段を兼ねるＣＰＵ３または図示しないダイレ
クトメモリアクセス（ＤＭＡ）コントローラからのアク
セス制御によりＲＯＭ１に記憶されたＢＩＯＳプログラ
ムが書き込まれる。
構成を説明するブロック図であり、１はＲＯＭで、ＢＩ
ＯＳプログラムが格納されている。２はランダムアクセ
スメモリ（ＲＡＭ）で、この発明の基本入出力ブリグラ
ム書込み手段を兼ねるＣＰＵ３または図示しないダイレ
クトメモリアクセス（ＤＭＡ）コントローラからのアク
セス制御によりＲＯＭ１に記憶されたＢＩＯＳプログラ
ムが書き込まれる。
４はデータバスで、ＲＯＭ１から読み出されるＢＩＯＳ
プログラムをＲＡＭ２に転送する。５はアドレスバスで
、書き込み／読み出しアドレスを各部に指示する。
プログラムをＲＡＭ２に転送する。５はアドレスバスで
、書き込み／読み出しアドレスを各部に指示する。
６は制御信号処理回路で、ＣＰＵ３からの指示７に応じ
てＲＡＭ２への書込み信号１２をナントゲート１１に出
力する。８はデコード回路で、制御信号処理回路６から
の出力信号とＣＰＵ３からデータバス４を介して報知さ
れる書込み禁止／書込み許可データを解析して、書込み
信号１２の送出を制御するＤ型のフリップフロップ１ｏ
をセットまたはリセットする信号を出力する。これによ
り、Ｄ型のフリップフロップ１０の反転出力からナント
ゲート１１の一方入力側に入力される書込み信号１２の
送出を制御するための書込み禁止／書込み許可信号１０
ａが送出される。なお、ナントゲート１１の出力がＲＡ
Ｍ２への書込みイネーブル信号９となる。
てＲＡＭ２への書込み信号１２をナントゲート１１に出
力する。８はデコード回路で、制御信号処理回路６から
の出力信号とＣＰＵ３からデータバス４を介して報知さ
れる書込み禁止／書込み許可データを解析して、書込み
信号１２の送出を制御するＤ型のフリップフロップ１ｏ
をセットまたはリセットする信号を出力する。これによ
り、Ｄ型のフリップフロップ１０の反転出力からナント
ゲート１１の一方入力側に入力される書込み信号１２の
送出を制御するための書込み禁止／書込み許可信号１０
ａが送出される。なお、ナントゲート１１の出力がＲＡ
Ｍ２への書込みイネーブル信号９となる。
なお、ＣＰＵ３．デコード回路８．Ｄ型のフリップフロ
ップ１０．ナントゲート１１．１２よりこの発明の書込
み制御手段が構成され、基本入出力プログラムのＲＡＭ
２への書き込み終了後、ＲＡＭ２に書き込まれた基本入
出力プログラム領域への書き込みを禁止または許可する
。
ップ１０．ナントゲート１１．１２よりこの発明の書込
み制御手段が構成され、基本入出力プログラムのＲＡＭ
２への書き込み終了後、ＲＡＭ２に書き込まれた基本入
出力プログラム領域への書き込みを禁止または許可する
。
次に、書込みイネーブル信号９の送出制御動作について
説明する。
説明する。
ＣＰＵ３またはＤＭＡコントローラの制御によりＲＯＭ
Ｉに格納されたＢＩＯＳプログラムの内容がＲＡＭ２の
所定アドレスから書き込まれる。
Ｉに格納されたＢＩＯＳプログラムの内容がＲＡＭ２の
所定アドレスから書き込まれる。
このＲＡＭ２へのＢＩＯＳプログラム複写書込みが完了
すると、ＣＰＵ３はＲＡＭ２に書き込まれたＢＩＯＳプ
ログラムがソフト処理により改変または消失されないよ
うに、データバス４を介して書込み禁止／書込み許可デ
ータをデコード回路８に転送する。
すると、ＣＰＵ３はＲＡＭ２に書き込まれたＢＩＯＳプ
ログラムがソフト処理により改変または消失されないよ
うに、データバス４を介して書込み禁止／書込み許可デ
ータをデコード回路８に転送する。
デコード回路８は、こめ書込み禁止／書込み許可データ
を解析し、制御信号処理回路６からの書込み信号１２の
送出を制御するための書込み禁止／書込み許可信号１０
ａを出力するためのＤ型のフリ・シブフロップ１０をセ
ットする。これにより、Ｄ型のフリップフロップ１０の
反転出力端子から書込み禁止／書込み許可信号１０ａが
Ｌレベル（内容「０」）となる。この書込み禁止／書込
み許可信号１０ａと書込み信号１２とのナンド出力、す
なわち書込みイネーブル信号９が「１」となる。ところ
が、ＲＡＭ２のイネーブルボートが反転入力のため、結
果としては書込みイネーブル信号９がＬレベルとなり、
例えば不正にＲＡＭ２に対して書き込みアクセスが発生
して書込み信号１２が「１」となっても、ＲＡＭ２への
書き込みアクセスを禁止することができる。従って、Ｒ
ＡＭ２の内容（ＢＩＯＳプログラム）が不正に書き換え
られてしまうといった事態を回避することができる。
を解析し、制御信号処理回路６からの書込み信号１２の
送出を制御するための書込み禁止／書込み許可信号１０
ａを出力するためのＤ型のフリ・シブフロップ１０をセ
ットする。これにより、Ｄ型のフリップフロップ１０の
反転出力端子から書込み禁止／書込み許可信号１０ａが
Ｌレベル（内容「０」）となる。この書込み禁止／書込
み許可信号１０ａと書込み信号１２とのナンド出力、す
なわち書込みイネーブル信号９が「１」となる。ところ
が、ＲＡＭ２のイネーブルボートが反転入力のため、結
果としては書込みイネーブル信号９がＬレベルとなり、
例えば不正にＲＡＭ２に対して書き込みアクセスが発生
して書込み信号１２が「１」となっても、ＲＡＭ２への
書き込みアクセスを禁止することができる。従って、Ｒ
ＡＭ２の内容（ＢＩＯＳプログラム）が不正に書き換え
られてしまうといった事態を回避することができる。
一方、例えばＲＡＭ２に書き込まれたＢＩＯＳプログラ
ムにさらにＢＩＯＳプログラムを追加書き込みを行うよ
うな事態が発生した場合またはＲＡＭ２の所定領域の内
容を書き換えるような要求が発生した場合には、ＣＰＵ
３がデコード回路８から後段のＤ型のフリップフロップ
１０への０人力をＬレベルとする信号を送出するための
書込み禁止／書込み許可データをデータバス４を介して
デコード回路８に出力する。
ムにさらにＢＩＯＳプログラムを追加書き込みを行うよ
うな事態が発生した場合またはＲＡＭ２の所定領域の内
容を書き換えるような要求が発生した場合には、ＣＰＵ
３がデコード回路８から後段のＤ型のフリップフロップ
１０への０人力をＬレベルとする信号を送出するための
書込み禁止／書込み許可データをデータバス４を介して
デコード回路８に出力する。
これにより、５Ｄ型のフリップフロップ１０の反転出力
端子から書込み禁止／書込み許可信号１ＱａＭＨレベル
（内容「１」）となる。この書込み禁止／書込み許可信
号１０ａと書込み信号１２とのナンド出力、すなわち書
込みイネーブル信号９が「０」となる。ところが、ＲＡ
Ｍ２のイネーブルボートが反転入力のため、結果として
は書込みイネーブル信号９がＨレベルとなり、ＲＡＭ２
がイネーブルとなり、アドレスバス５で指示されるアド
レスにデータバス４上のデータが書き込まれる。
端子から書込み禁止／書込み許可信号１ＱａＭＨレベル
（内容「１」）となる。この書込み禁止／書込み許可信
号１０ａと書込み信号１２とのナンド出力、すなわち書
込みイネーブル信号９が「０」となる。ところが、ＲＡ
Ｍ２のイネーブルボートが反転入力のため、結果として
は書込みイネーブル信号９がＨレベルとなり、ＲＡＭ２
がイネーブルとなり、アドレスバス５で指示されるアド
レスにデータバス４上のデータが書き込まれる。
なお、上記実施例では書込み禁止／書込み許可信号１０
ａの送出をＣＰＵ３がアドレスバス５に出力する特定ア
ドレスデータおよびデータバス４に出力する特定データ
から、すなわち書込み禁止／書込み許可データにより実
現する場合について説明したが、後段のＤ型のフリップ
フロップ１０の反転出力端子から書込み禁止／書込み許
可信号１０ａをｒｌ、ＯＪにセットできれば良いので、
アクセス方法については限定はなく、自由に設定できる
。
ａの送出をＣＰＵ３がアドレスバス５に出力する特定ア
ドレスデータおよびデータバス４に出力する特定データ
から、すなわち書込み禁止／書込み許可データにより実
現する場合について説明したが、後段のＤ型のフリップ
フロップ１０の反転出力端子から書込み禁止／書込み許
可信号１０ａをｒｌ、ＯＪにセットできれば良いので、
アクセス方法については限定はなく、自由に設定できる
。
これにより、ＲＡＭ２に複写されたＢＩＯＳプログラム
に基づいてＣＰＵ３が起動している場合に、アプリケー
ションプログラム等のユーザレベルのプログラムに起因
する不具合または操作の誤りから不正にＢＩＯＳをコピ
ーしたＲＡＭ２のエリアをアクセスして、その内容を書
き換えてしまうといった重大な事態を回避できる。
に基づいてＣＰＵ３が起動している場合に、アプリケー
ションプログラム等のユーザレベルのプログラムに起因
する不具合または操作の誤りから不正にＢＩＯＳをコピ
ーしたＲＡＭ２のエリアをアクセスして、その内容を書
き換えてしまうといった重大な事態を回避できる。
また、ＲＡＭ２に複写されたＢＩＯＳプログラムの一部
を書き換える場合には、そのアドレスを指定して必要な
プログラムのみを追加、削除できる。
を書き換える場合には、そのアドレスを指定して必要な
プログラムのみを追加、削除できる。
第２図はこの発明による書込み信号送出処理手順の一例
を説明するフローチャートである。なお、（１）〜（８
）は各ステップを示す。
を説明するフローチャートである。なお、（１）〜（８
）は各ステップを示す。
先ず、ＣＰＵ３の管理によるＢＩＯＳプログラムのＲＡ
Ｍ２への書込み終了を待機しく１） 、Ｂ ＩＯＳプロ
グラムのＲＡＭ２への書き込みが終了したら、書込み禁
止／書込み許可データを「１」にセットしく２）、書込
み信号１２を無効とする（３）、次いで、書込み禁止／
書込み許可データが変更されて「０」となったかどうか
を判断しく４）、Ｎ。
Ｍ２への書込み終了を待機しく１） 、Ｂ ＩＯＳプロ
グラムのＲＡＭ２への書き込みが終了したら、書込み禁
止／書込み許可データを「１」にセットしく２）、書込
み信号１２を無効とする（３）、次いで、書込み禁止／
書込み許可データが変更されて「０」となったかどうか
を判断しく４）、Ｎ。
ならばステップ（２）に戻り、ＹＥＳならば書込み禁止
／書込み許可信号１０ａを「１」としく５）、書込み信
号１２を有効とする（６）。そして、ＲＡＭ２をイネー
ブルに設定し、アドレスバス５で指示されたアドレスに
データバス４上のデータを書込む。
／書込み許可信号１０ａを「１」としく５）、書込み信
号１２を有効とする（６）。そして、ＲＡＭ２をイネー
ブルに設定し、アドレスバス５で指示されたアドレスに
データバス４上のデータを書込む。
次いで、書込み終了を待機しく８）、書込みが終了した
ら、ステップ（２）に戻る。
ら、ステップ（２）に戻る。
以上説明したようにこの発明は、リードオンリメモリの
所定アドレスに記憶された基本入出力プログラムを所定
のタイミングでランダムアクセスメモリに書き込む基本
入出力プログラム書込み手段と、この基本入出力プログ
ラム書込み手段によりランジムアクセスメモリに書き込
まれた基本入出力プログラム領域への書き込みを禁止ま
たは許可する書込み制御手段とを設けたので、ランダム
アクセスメモリへの基本入出力プログラム書込み終了後
に発生する不正なランダムアクセスメモリアクセスを禁
止でき、ランダムアクセスメモリ内容の書き換えを未然
に防止でき、従来のようなランダムアクセスメモリアク
セス発生毎に基本入出力プログラムの再書き込み処理を
省略できる。従って、基本入出力プログラムの再書き込
み処理に伴う待ち時間がなくなり、ＣＰＵアクセス処理
効率を大幅に高めることができる。
所定アドレスに記憶された基本入出力プログラムを所定
のタイミングでランダムアクセスメモリに書き込む基本
入出力プログラム書込み手段と、この基本入出力プログ
ラム書込み手段によりランジムアクセスメモリに書き込
まれた基本入出力プログラム領域への書き込みを禁止ま
たは許可する書込み制御手段とを設けたので、ランダム
アクセスメモリへの基本入出力プログラム書込み終了後
に発生する不正なランダムアクセスメモリアクセスを禁
止でき、ランダムアクセスメモリ内容の書き換えを未然
に防止でき、従来のようなランダムアクセスメモリアク
セス発生毎に基本入出力プログラムの再書き込み処理を
省略できる。従って、基本入出力プログラムの再書き込
み処理に伴う待ち時間がなくなり、ＣＰＵアクセス処理
効率を大幅に高めることができる。
また、必要に応じて基本入出力プログラム領域への書き
込みを禁止を解除して、ランダムアクセスメモリの所定
アドレスにアクセスできるため、システムリセット処理
を実行せずに、−旦格納した基本入出力プログラムの要
部書き換えを効率よく実行できる等の幾多の優れた効果
を奏する。
込みを禁止を解除して、ランダムアクセスメモリの所定
アドレスにアクセスできるため、システムリセット処理
を実行せずに、−旦格納した基本入出力プログラムの要
部書き換えを効率よく実行できる等の幾多の優れた効果
を奏する。
第１図はこの発明の一実施例を示すコンピュータ装置の
構成を説明するブロック図、第２図はこの発明による書
込み信号送出処理手順の一例を説明するフローチャート
である。 図中、１はＲＯＭ、２はＲＡＭ、３はＣＰＵ。 ４はデータバス、５はアドレスバス、６は制御信号処理
回路、８はデコード回路、９は書込みイネーブル信号、
１ｏはＤ型のフリップフロップである。 第１図 １０：Ｄ型のフリップフロップ 第２図
構成を説明するブロック図、第２図はこの発明による書
込み信号送出処理手順の一例を説明するフローチャート
である。 図中、１はＲＯＭ、２はＲＡＭ、３はＣＰＵ。 ４はデータバス、５はアドレスバス、６は制御信号処理
回路、８はデコード回路、９は書込みイネーブル信号、
１ｏはＤ型のフリップフロップである。 第１図 １０：Ｄ型のフリップフロップ 第２図
Claims (1)
- リードオンリメモリに記憶された基本入出力プログラム
を読み出して、入出力データを処理するコンピュータ装
置において、前記リードオンリメモリの所定アドレスに
記憶された基本入出力プログラムを所定のタイミングで
ランダムアクセスメモリに書き込む基本入出力プログラ
ム書込み手段と、この基本入出力プログラム書込み手段
によりランダムアクセスメモリに書き込まれた基本入出
力プログラム領域への書き込みを禁止または許可する書
込み制御手段とを具備したことを特徴とするコンピュー
タ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63088940A JPH01261760A (ja) | 1988-04-13 | 1988-04-13 | コンピュータ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63088940A JPH01261760A (ja) | 1988-04-13 | 1988-04-13 | コンピュータ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01261760A true JPH01261760A (ja) | 1989-10-18 |
Family
ID=13956883
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63088940A Pending JPH01261760A (ja) | 1988-04-13 | 1988-04-13 | コンピュータ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01261760A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007504521A (ja) * | 2003-09-02 | 2007-03-01 | ソニー エリクソン モバイル コミュニケーションズ， エービー | ２つのメモリー間でのセキュリティデータの転送 |
| US7865739B2 (en) | 2003-09-02 | 2011-01-04 | Sony Ericsson Mobile Communications Ab | Methods and devices for transferring security data between memories |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5136038A (ja) * | 1974-09-21 | 1976-03-26 | Hitachi Ltd | |
| JPS6015762A (ja) * | 1983-07-07 | 1985-01-26 | Matsushita Electric Ind Co Ltd | 主記憶の不正書込防止装置 |
| JPS6097448A (ja) * | 1983-11-02 | 1985-05-31 | Hitachi Ltd | メモリ・プロテクシヨン方式 |
| JPS6341962A (ja) * | 1986-08-08 | 1988-02-23 | Hitachi Ltd | プログラム制御装置 |
| JPS6354631A (ja) * | 1986-08-25 | 1988-03-09 | Fuji Xerox Co Ltd | 制御装置 |
| JPS6358560A (ja) * | 1986-08-29 | 1988-03-14 | Toshiba Corp | デ−タ処理システム |
-
1988
- 1988-04-13 JP JP63088940A patent/JPH01261760A/ja active Pending
Patent Citations (6)
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|---|---|---|---|---|
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| US7865739B2 (en) | 2003-09-02 | 2011-01-04 | Sony Ericsson Mobile Communications Ab | Methods and devices for transferring security data between memories |
| JP4739206B2 (ja) * | 2003-09-02 | 2011-08-03 | ソニー エリクソン モバイル コミュニケーションズ， エービー | ２つのメモリー間でのセキュリティデータの転送 |
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