JPH01261759A - コンピュータ装置 - Google Patents
コンピュータ装置Info
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- JPH01261759A JPH01261759A JP63088939A JP8893988A JPH01261759A JP H01261759 A JPH01261759 A JP H01261759A JP 63088939 A JP63088939 A JP 63088939A JP 8893988 A JP8893988 A JP 8893988A JP H01261759 A JPH01261759 A JP H01261759A
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- 230000000873 masking effect Effects 0.000 claims abstract description 8
- 238000000034 method Methods 0.000 claims description 6
- 230000006378 damage Effects 0.000 abstract description 2
- 102100031584 Cell division cycle-associated 7-like protein Human genes 0.000 description 6
- 101000777638 Homo sapiens Cell division cycle-associated 7-like protein Proteins 0.000 description 6
- 230000000694 effects Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 101001106432 Homo sapiens Rod outer segment membrane protein 1 Proteins 0.000 description 1
- 102100021424 Rod outer segment membrane protein 1 Human genes 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野）
この発明は、コンピュータ装置に係り、特にコンピュー
タ装置に接続される入出力機器をコントロールするＢＩ
ＯＳシステムの起動を制御する装置に関するものである
。
タ装置に接続される入出力機器をコントロールするＢＩ
ＯＳシステムの起動を制御する装置に関するものである
。
従来、この種のコンピュータ装置においては、ＲＯＭ等
の記憶媒体に記憶されたＢ Ｉ ＯＳ （ＢａｓｉｃＩ
ｎｐｕｔ ０ｕｔｐｕｔ Ｓｙｓｔｅｍ）プログラムを
読み出して人出力をコントロールしている。
の記憶媒体に記憶されたＢ Ｉ ＯＳ （ＢａｓｉｃＩ
ｎｐｕｔ ０ｕｔｐｕｔ Ｓｙｓｔｅｍ）プログラムを
読み出して人出力をコントロールしている。
そして、電源が投入されると、ＣＰＵがＲＯＭ上のＢＩ
ＯＳプログラム格納アドレスを出力して、ＢＩＯＳプロ
グラムの読み出しを実行する。
ＯＳプログラム格納アドレスを出力して、ＢＩＯＳプロ
グラムの読み出しを実行する。
ところが、ＣＰＵの最小サイクル時間よりも、ＲＯＭア
クセスタイムが長いため、ＣＰＵにウェイトサイクルを
挿入して、ＲＯＭのアクセスタイムを調整している。
クセスタイムが長いため、ＣＰＵにウェイトサイクルを
挿入して、ＲＯＭのアクセスタイムを調整している。
このように、従来のコンピュータ装置においてＣＰＵが
ＢＩＯＳプログラムをリードする際には、ウェートステ
ートを挿入する必要があるため、ＣＰＵの最小サイクル
による処理を阻害して、高速アクセスによるデータ処理
を効率を大幅に低下させてしまう問題点があった。
ＢＩＯＳプログラムをリードする際には、ウェートステ
ートを挿入する必要があるため、ＣＰＵの最小サイクル
による処理を阻害して、高速アクセスによるデータ処理
を効率を大幅に低下させてしまう問題点があった。
なお、この種の問題を高速アクセス型のＲＯＭにより改
善しようとしても、ＲＯＭの価格が非常に高いためトー
タルコストを引き上げる要因となってしまう。
善しようとしても、ＲＯＭの価格が非常に高いためトー
タルコストを引き上げる要因となってしまう。
この発明は、上記の問題点を解決するためになされたも
ので、ＲＯＭの所定アドレスに記憶されたＢＩＯＳプロ
グラムのリードアクセス発生時に高速アクセス型のＲＡ
Ｍの所定アドレスからＢＩＯＳプログラムを書き込み、
ざらに書ぎ込まれたＢＩＯＳプログラム領域への書き込
みを管理することにより、人出力データ処理に必要なり
ＩＯＳプログラムをソフトウェアによる暴走破壊から保
護できるコンピュータ装置を得ることを目的とする。
ので、ＲＯＭの所定アドレスに記憶されたＢＩＯＳプロ
グラムのリードアクセス発生時に高速アクセス型のＲＡ
Ｍの所定アドレスからＢＩＯＳプログラムを書き込み、
ざらに書ぎ込まれたＢＩＯＳプログラム領域への書き込
みを管理することにより、人出力データ処理に必要なり
ＩＯＳプログラムをソフトウェアによる暴走破壊から保
護できるコンピュータ装置を得ることを目的とする。
〔課題を解決するための手段）
この発明に係るコンピュータ装置は、リードオンリメモ
リの所定アドレスに記憶された基本入出力プログラムを
所定のタイミングでランダムアクセスメモリに書き込む
基本入出力プログラム書込み手段と、この基本入出力プ
ログラム書込み手段によりランダムアクセスメモリに書
き込まれた基本入出力プログラムの格納アドレスとアド
レスバス上のアドレスとをモニタして、ランダムアクセ
スメモリに書き込まれた基本入出力プログラムの格納領
域に対する書込み要求をマスクするマスク手段とを設け
たものである。
リの所定アドレスに記憶された基本入出力プログラムを
所定のタイミングでランダムアクセスメモリに書き込む
基本入出力プログラム書込み手段と、この基本入出力プ
ログラム書込み手段によりランダムアクセスメモリに書
き込まれた基本入出力プログラムの格納アドレスとアド
レスバス上のアドレスとをモニタして、ランダムアクセ
スメモリに書き込まれた基本入出力プログラムの格納領
域に対する書込み要求をマスクするマスク手段とを設け
たものである。
この発明においては、リードオンリメモリのリードアク
セス時に、基本入出力プログラム書込み手段が所定のタ
イミングで読み出した基本入出力プログラムをランダム
アクセスメモリに書き込み、この書き込み終了後、マス
ク手段がランダムアクセスメモリに書き込まれた基本入
出力プログラムの格納アドレスとアドレスバス上のアド
レスとをモニタして、ランダムアクセスメモリに書き込
まれた基本入出力プログラムの格納領域に対する書込み
要求をマスクする。
セス時に、基本入出力プログラム書込み手段が所定のタ
イミングで読み出した基本入出力プログラムをランダム
アクセスメモリに書き込み、この書き込み終了後、マス
ク手段がランダムアクセスメモリに書き込まれた基本入
出力プログラムの格納アドレスとアドレスバス上のアド
レスとをモニタして、ランダムアクセスメモリに書き込
まれた基本入出力プログラムの格納領域に対する書込み
要求をマスクする。
〔実施例）
第１図はこの発明の一実施例を示すコンピュータ装置の
構成を説明するブロック図であり、１はＲＯＭで、ＢＩ
ＯＳプログラムが格納されている。２はランダムアクセ
スメモリ（ＲＡＭ）で、この発明の基本入出力プログラ
ム書込み手段を兼ねるＣＰＵ３または図示しないダイレ
クトメモリアクセス（ＤＭＡ）コントローラからのアク
セス制御によりＲＯＭＩに記憶されたＢＩＯＳプログラ
ムが書き込まれる。
構成を説明するブロック図であり、１はＲＯＭで、ＢＩ
ＯＳプログラムが格納されている。２はランダムアクセ
スメモリ（ＲＡＭ）で、この発明の基本入出力プログラ
ム書込み手段を兼ねるＣＰＵ３または図示しないダイレ
クトメモリアクセス（ＤＭＡ）コントローラからのアク
セス制御によりＲＯＭＩに記憶されたＢＩＯＳプログラ
ムが書き込まれる。
４はデータバスで、ＲＯＭ１から読み出されるＢＩＯＳ
プログラムをＲＡＭ２に転送する。５はアドレスバスで
、書き込み／読み出しアドレスを各部に指示する。
プログラムをＲＡＭ２に転送する。５はアドレスバスで
、書き込み／読み出しアドレスを各部に指示する。
６は制御信号処理回路で、ＣＰＵ３からの指示７に応じ
てＲＡＭ２への書込み信号１２をナントゲート１１に出
力する。８はデコード回路で、制御信号処理回路６から
通知されるＢＩＯＳアドレスとアドレスバス５上のアド
レスとをモニタして、アドレスバス５上の内容がＢＩＯ
Ｓアドレスに一致する場合に、後段のＤ型のフリップフ
ロップ１０のクロック入力に一致信号８ａを出力する。
てＲＡＭ２への書込み信号１２をナントゲート１１に出
力する。８はデコード回路で、制御信号処理回路６から
通知されるＢＩＯＳアドレスとアドレスバス５上のアド
レスとをモニタして、アドレスバス５上の内容がＢＩＯ
Ｓアドレスに一致する場合に、後段のＤ型のフリップフ
ロップ１０のクロック入力に一致信号８ａを出力する。
Ｄ型のフリップフロップ１０のＤ入力は、ＣＰＵ３から
のセット信号５ＥＴ（第２図参照）が入力されている。
のセット信号５ＥＴ（第２図参照）が入力されている。
このセット信号ＳＥＴは、ＣＰＵ３がリセットまたは電
源が投入された時点で、Ｈレベルに設定される。Ｄ型の
フリップフロップ１０の反転出力は、一致信号８ａがＨ
レベルに設定された際にＬレベルとなり、書込みイネー
ブル信号９をマスクするマスク信号１０ａ（第２図参照
）を後段のナントゲート１１に出力する。ナントゲート
１１の一方入力には、制御信号処理回路６から書込み信
号１２が入力され、他方入力にはマスク信号１０ａが入
力され、双方のナンドにより書込みイネーブル信号９の
送出（第２図参照）を制御する。
源が投入された時点で、Ｈレベルに設定される。Ｄ型の
フリップフロップ１０の反転出力は、一致信号８ａがＨ
レベルに設定された際にＬレベルとなり、書込みイネー
ブル信号９をマスクするマスク信号１０ａ（第２図参照
）を後段のナントゲート１１に出力する。ナントゲート
１１の一方入力には、制御信号処理回路６から書込み信
号１２が入力され、他方入力にはマスク信号１０ａが入
力され、双方のナンドにより書込みイネーブル信号９の
送出（第２図参照）を制御する。
なお、ＣＰＵ３．デコード回路８．Ｄ型のフリップフロ
ップ１０．ナントゲート１１によりこの発明のマスク手
段が構成され、基本入出力プログラムのＲＡＭ２への書
き込み終了後、ＲＡＭ２に書き込まれた基本入出力プロ
グラムの格納アドレスとアドレスバス５上のアドレスと
をモニタして、ＲＡＭ２に書ぎ込まれた基本入出力プロ
グラムの格納領域に対する書込み要求をマスクする。
ップ１０．ナントゲート１１によりこの発明のマスク手
段が構成され、基本入出力プログラムのＲＡＭ２への書
き込み終了後、ＲＡＭ２に書き込まれた基本入出力プロ
グラムの格納アドレスとアドレスバス５上のアドレスと
をモニタして、ＲＡＭ２に書ぎ込まれた基本入出力プロ
グラムの格納領域に対する書込み要求をマスクする。
次に書込みイネーブル信号９の送出制御動作について説
明する。
明する。
ＣＰＵ３またはＤＭＡコントローラの制御によりＲＯＭ
Ｉに格納されたＢＩＯＳプログラムの内容がＲＡＭ２の
所定アドレスから書き込まれる。
Ｉに格納されたＢＩＯＳプログラムの内容がＲＡＭ２の
所定アドレスから書き込まれる。
このＲＡＭ２へのＢＩＯＳプログラム複写書込みが完了
すると、デコード回路８がアドレスバス５の内容をモニ
タし、ＣＰＵ３がアドレスバス５に出力したアドレスが
ＲＡＭ２に格納したＢＩＯＳプログラム格納アドレスと
一致したと解読した場合に、一致信号８ａを後段のＤ型
のフリップフロップ１０のクロック入力ＣＫに出力する
。
すると、デコード回路８がアドレスバス５の内容をモニ
タし、ＣＰＵ３がアドレスバス５に出力したアドレスが
ＲＡＭ２に格納したＢＩＯＳプログラム格納アドレスと
一致したと解読した場合に、一致信号８ａを後段のＤ型
のフリップフロップ１０のクロック入力ＣＫに出力する
。
このとき、Ｄ型のフリップフロップ１０の０人力となる
セット信号ＳＥＴは既にＨレベルにセットされているの
で（リセット要求または電源投入によりＤ型のフリップ
フロップ１０のＤ入力がＨレベルに設定される）、Ｄ型
のフリップフロップ１０の反転出力端子からマスク信号
１０ａがＬレベルとなる。
セット信号ＳＥＴは既にＨレベルにセットされているの
で（リセット要求または電源投入によりＤ型のフリップ
フロップ１０のＤ入力がＨレベルに設定される）、Ｄ型
のフリップフロップ１０の反転出力端子からマスク信号
１０ａがＬレベルとなる。
従って、このとき書込み信号１２がＨレベルである場合
には、ナントゲート１１よりＲＡＭ２への書込みを許可
する書込みイネーブル信号９をＨレベルとする。、従っ
て、例えばイネーブルボートが負論理の場合には、ＲＡ
Ｍ２に対する書込みが無効となって、ＲＡＭ２の内容（
ＢＩＯＳプログラム）が不正に書き換えられてしまうと
いった事態を回避することができる。
には、ナントゲート１１よりＲＡＭ２への書込みを許可
する書込みイネーブル信号９をＨレベルとする。、従っ
て、例えばイネーブルボートが負論理の場合には、ＲＡ
Ｍ２に対する書込みが無効となって、ＲＡＭ２の内容（
ＢＩＯＳプログラム）が不正に書き換えられてしまうと
いった事態を回避することができる。
一方、デコード回路８がアドレスバス５の内容をモニタ
し、ＣＰＵ３がアドレスバス５に出力したアドレスがＲ
ＡＭ２に格納したＢＩＯＳプ凸グラム格納アドレスと不
一致と解読した場合に、−致信号８ａがＬレベルとなり
、Ｄ型のフリップフロップ１０の反転出力端子からマス
ク信号１０ａがＨレベルとなる。
し、ＣＰＵ３がアドレスバス５に出力したアドレスがＲ
ＡＭ２に格納したＢＩＯＳプ凸グラム格納アドレスと不
一致と解読した場合に、−致信号８ａがＬレベルとなり
、Ｄ型のフリップフロップ１０の反転出力端子からマス
ク信号１０ａがＨレベルとなる。
従って、このとき書込み信号１２がＨレベルである場合
には、ナントゲート１１よりＲＡＭ２への書込みを許可
する書込みイネーブル信号９をＬレベルとする。従って
、例えばイネーブルボートが負論理の場合には、ＲＡＭ
２に対する書込みが有効となり、アドレスバス５上のア
ドレスにデータバス４の内容が書込まれる。
には、ナントゲート１１よりＲＡＭ２への書込みを許可
する書込みイネーブル信号９をＬレベルとする。従って
、例えばイネーブルボートが負論理の場合には、ＲＡＭ
２に対する書込みが有効となり、アドレスバス５上のア
ドレスにデータバス４の内容が書込まれる。
これにより、ＢＩＯＳプログラムに基づいてＣＰＵ３が
起動している場合に、アプリケーションプログラム等の
ユーザレベルのプログラムに起因する不具合または操作
の誤りから不正にＢＩＯＳをコピーしたＲＡＭ２のエリ
アをアクセスして、その内容を書き換えてしまうといっ
た重大な事態を回避できる。
起動している場合に、アプリケーションプログラム等の
ユーザレベルのプログラムに起因する不具合または操作
の誤りから不正にＢＩＯＳをコピーしたＲＡＭ２のエリ
アをアクセスして、その内容を書き換えてしまうといっ
た重大な事態を回避できる。
次に第２図、第３図を参照しながら第１図の動作につい
て説明する。
て説明する。
第２図は、第１図の動作を説明するタイミングチャート
である。
である。
第３図はこの発明による書込み信号送出処理手順の一例
を説明するフローチャートである。なお、（１）〜（１
０）は各ステップを示す。
を説明するフローチャートである。なお、（１）〜（１
０）は各ステップを示す。
先ず、ＣＰＵ３の管理によるＢＩＯＳプログラムのＲＡ
Ｍ２への書込み終了を待機しく１） 、 Ｂ １゛ Ｏ
ＳプログラムのＲＡＭ２への書き込みが終了したら、セ
ット信号ＳＥＴを「１」にセットしく２）、アドレスバ
ス５にＣＰＵ３が所定のアドレスを出力する（３）。
Ｍ２への書込み終了を待機しく１） 、 Ｂ １゛ Ｏ
ＳプログラムのＲＡＭ２への書き込みが終了したら、セ
ット信号ＳＥＴを「１」にセットしく２）、アドレスバ
ス５にＣＰＵ３が所定のアドレスを出力する（３）。
次いで、デコード回路８がアドレスバス５のアドレスを
モニタして、アドレスバス５上のアドレスがＢｊＯＳ格
納アドレスに一致するかどうかを判断しく４）、Ｎｏな
らば書込み信号１２が「１」に設定されるのを待機しく
５）、書込み信号１２が「１」になったら、ＲＡＭ２へ
の書込みを有効としく６）、データバス４上のデータを
指定されたＲＡＭ２の指定アドレスに書き込み（７）、
他の制御に６行する。
モニタして、アドレスバス５上のアドレスがＢｊＯＳ格
納アドレスに一致するかどうかを判断しく４）、Ｎｏな
らば書込み信号１２が「１」に設定されるのを待機しく
５）、書込み信号１２が「１」になったら、ＲＡＭ２へ
の書込みを有効としく６）、データバス４上のデータを
指定されたＲＡＭ２の指定アドレスに書き込み（７）、
他の制御に６行する。
一方、ステップ（４）の判断でＹＥＳの場合には、一致
信号８ａを出力しく８） 、Ｄ型のフリップフロップ１
０のクロック入力ＣＫを「１」にする。これにより、Ｄ
型のフリップフロップ１０の反転出力端子からマスク信
号１０ａが出力され（９）、ナントゲート１１より書込
みイネーブル信号９をＨレベルに設定し、ＲＡＭ２への
書込みを無効としく１０）、すなわちＲＡＭ２に対する
アクセスを無効として、他の制御に６行する。
信号８ａを出力しく８） 、Ｄ型のフリップフロップ１
０のクロック入力ＣＫを「１」にする。これにより、Ｄ
型のフリップフロップ１０の反転出力端子からマスク信
号１０ａが出力され（９）、ナントゲート１１より書込
みイネーブル信号９をＨレベルに設定し、ＲＡＭ２への
書込みを無効としく１０）、すなわちＲＡＭ２に対する
アクセスを無効として、他の制御に６行する。
以上説明したようにこの発明は、リードオンリメモリの
所定アドレスに記憶された基本入出力プログラムを所定
のタイミングでランダムアクセスメモリに書き込む基本
入出力プログラム書込み手段と、この基本入出力プログ
ラム書込み手段によりランダムアクセスメモリに書き込
まれた基本入出力プログラムの格納アドレスとアドレス
バス上のアドレスとをモニタして、ランダムアクセスメ
モリに書き込まれた基本入出力プログラムの格納領域に
対する書込み要求をマスクするマスク手段とを設けたの
で、ランダムアクセスメモリへの基本人出力゛プログラ
ム書込み終了後に発生する不正なランダムアクセスメモ
リアクセスを強制的に禁止でき、ランダムアクセスメモ
リ内容の書き換えを未然に防止でき、従来のようなラン
ダムアクセスメモリアクセス発生毎に実行していた基本
入出力プログラムの再書き込み処理を省略できる。
所定アドレスに記憶された基本入出力プログラムを所定
のタイミングでランダムアクセスメモリに書き込む基本
入出力プログラム書込み手段と、この基本入出力プログ
ラム書込み手段によりランダムアクセスメモリに書き込
まれた基本入出力プログラムの格納アドレスとアドレス
バス上のアドレスとをモニタして、ランダムアクセスメ
モリに書き込まれた基本入出力プログラムの格納領域に
対する書込み要求をマスクするマスク手段とを設けたの
で、ランダムアクセスメモリへの基本人出力゛プログラ
ム書込み終了後に発生する不正なランダムアクセスメモ
リアクセスを強制的に禁止でき、ランダムアクセスメモ
リ内容の書き換えを未然に防止でき、従来のようなラン
ダムアクセスメモリアクセス発生毎に実行していた基本
入出力プログラムの再書き込み処理を省略できる。
従って、基本入出力プログラムの再書き込み処理に伴う
待ち時間がなくなり、ＣＰＵアクセス処理効率を大幅に
高めることができる等の幾多の優れた効果を奏する。
待ち時間がなくなり、ＣＰＵアクセス処理効率を大幅に
高めることができる等の幾多の優れた効果を奏する。
第１図はこの発明の一実施例を示すコンピュータ装置の
構成を説明するブロック図、第２図は、第１図の動作タ
イミングを説明するタイミングチャート、第３図はこの
発明による書込み信号送出処理手順の一例を説明するフ
ローチャートである。 図中、１はＲＯＭ、２はＲＡＭ、３はＣＰＵ。 ４はデータバス、５はアドレスバス、６は制御信号処理
回路、８はデコード回路、９は書込みイネーブル信号、
１０はＤ型のフリップフロップである。 第１図 ３Ｅ −膿 中 ０
構成を説明するブロック図、第２図は、第１図の動作タ
イミングを説明するタイミングチャート、第３図はこの
発明による書込み信号送出処理手順の一例を説明するフ
ローチャートである。 図中、１はＲＯＭ、２はＲＡＭ、３はＣＰＵ。 ４はデータバス、５はアドレスバス、６は制御信号処理
回路、８はデコード回路、９は書込みイネーブル信号、
１０はＤ型のフリップフロップである。 第１図 ３Ｅ −膿 中 ０
Claims (1)
- リードオンリメモリに記憶された基本入出力プログラム
を読み出して、入出力データを処理するコンピュータ装
置において、前記リードオンリメモリの所定アドレスに
記憶された基本入出力プログラムを所定のタイミングで
ランダムアクセスメモリに書き込む基本入出力プログラ
ム書込み手段と、この基本入出力プログラム書込み手段
によりランダムアクセスメモリに書き込まれた基本入出
力プログラムの格納アドレスとアドレスバス上のアドレ
スとをモニタして、前記ランダムアクセスメモリに書き
込まれた基本入出力プログラムの格納領域に対する書込
み要求をマスクするマスク手段とを具備したことを特徴
とするコンピュータ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63088939A JPH01261759A (ja) | 1988-04-13 | 1988-04-13 | コンピュータ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63088939A JPH01261759A (ja) | 1988-04-13 | 1988-04-13 | コンピュータ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01261759A true JPH01261759A (ja) | 1989-10-18 |
Family
ID=13956854
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63088939A Pending JPH01261759A (ja) | 1988-04-13 | 1988-04-13 | コンピュータ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01261759A (ja) |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5136038A (ja) * | 1974-09-21 | 1976-03-26 | Hitachi Ltd | |
| JPS6015762A (ja) * | 1983-07-07 | 1985-01-26 | Matsushita Electric Ind Co Ltd | 主記憶の不正書込防止装置 |
| JPS6097448A (ja) * | 1983-11-02 | 1985-05-31 | Hitachi Ltd | メモリ・プロテクシヨン方式 |
| JPS6341962A (ja) * | 1986-08-08 | 1988-02-23 | Hitachi Ltd | プログラム制御装置 |
| JPS6354631A (ja) * | 1986-08-25 | 1988-03-09 | Fuji Xerox Co Ltd | 制御装置 |
| JPS6358560A (ja) * | 1986-08-29 | 1988-03-14 | Toshiba Corp | デ−タ処理システム |
-
1988
- 1988-04-13 JP JP63088939A patent/JPH01261759A/ja active Pending
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5136038A (ja) * | 1974-09-21 | 1976-03-26 | Hitachi Ltd | |
| JPS6015762A (ja) * | 1983-07-07 | 1985-01-26 | Matsushita Electric Ind Co Ltd | 主記憶の不正書込防止装置 |
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| JPS6358560A (ja) * | 1986-08-29 | 1988-03-14 | Toshiba Corp | デ−タ処理システム |
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