JPS6244854A - メモリ保護回路 - Google Patents

メモリ保護回路

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Publication number
JPS6244854A
JPS6244854A JP60183918A JP18391885A JPS6244854A JP S6244854 A JPS6244854 A JP S6244854A JP 60183918 A JP60183918 A JP 60183918A JP 18391885 A JP18391885 A JP 18391885A JP S6244854 A JPS6244854 A JP S6244854A
Authority
JP
Japan
Prior art keywords
data
bus
memory
comparator
ram1
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP60183918A
Other languages
English (en)
Inventor
Kazuaki Sukai
須貝　一明
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Canon Inc
Original Assignee
Canon Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Canon Inc filed Critical Canon Inc
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Publication of JPS6244854A publication Critical patent/JPS6244854A/ja
Priority to US08/285,763 priority patent/US5564036A/en
Pending legal-status Critical Current

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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/14—Protection against unauthorised use of memory or access to memory
    • G06F12/1416—Protection against unauthorised use of memory or access to memory by checking the object accessibility, e.g. type of access defined by the memory independently of subject rights
    • G06F12/1425—Protection against unauthorised use of memory or access to memory by checking the object accessibility, e.g. type of access defined by the memory independently of subject rights the protection being physical, e.g. cell, word, block
    • G06F12/1441—Protection against unauthorised use of memory or access to memory by checking the object accessibility, e.g. type of access defined by the memory independently of subject rights the protection being physical, e.g. cell, word, block for a range

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  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Security & Cryptography (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Storage Device Security (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ 本発明は、メモリ空間内の任意の空間に対する書込みを
禁止することができるようにしたメモリ保護回路に関す
る。
［従来技術］ 従来、　ＲＡＭ（ランダムアクセスメモリ）上にＩＲＱ
（割り込み要求信号）のベクターテーブルやメモリ管理
テーブルが展開されている場合において、これら破壊が
許されない重要なデータを、暴走などに起因するデータ
破壊から保護する方法が存在せず、問題点となっていた
。
［目　的］ そこで、本発明の目的は、上述の点に鑑み、メモリ空間
の任意の領域を書き込み禁止することができるようにし
、もって、暴走などに起因する重要データの破壊を防止
できるようにしたパーソナルコンピュータ、ワードプロ
セッサ等に使用可能なメモリ保護回路を提供することに
ある。
［実　施　例１ 以下、図面を参照して本発明の詳細な説明する。
図は本発明の構成の一例を示す。
図において、ｌは後述のように任意のφ域の書き込みが
禁止されて保護される記憶手段としての読み書き可能な
ランダムアクセスメモリである。
２はランダムアクセスメモリｌの保護範囲を、データバ
スＢｕｓｔを介してＣＰＵ（中央処理装置）６から書き
込むラッチメモリである。３はラッチメモリ２の格納内
容とアドレスバスＢＵＳ２上のアドレス情報ＡＤＤＲと
を比較するデジタル型のコンパレータである。４はラン
ダムアクセスメモリ１への書き込み信号■を制御するゲ
ートである。５はｃｐｕｅがラッチメモリ２に対して上
述のランダムアクセスメモリｌの保護範囲を書き込むた
めにラッチメモリ２に制御信号を供給するデコーダであ
る。７は例えば所定のプログラムなどが格納されたり−
ド・オンリ・メモリ（ＲＯＭ）である。また、ＣＰＵ８
には、上述の構成要素の外にＩ１０コントロールＳＩ等
が接続される。
コンパレータ３には、アドレスバスＢＵＳ２上のアドレ
ス情報ＡＤＤＲの全ビットでは無く上位桁ビットが入力
され、下位桁ビットは入力されない。これにより、ラン
ダムアクセスメモリｌは、例えば下位桁４ビツトが入力
されていない場合には２５６バイト単位の保護が可能で
あり、さらに下位桁５ビツトが入力されていない場合に
は５１２バイト単位の保護が可能である。
次に、本発明の動作例について説明する。
ＣＰＵは、データバスＢＵＳＩを介してランダムアクセ
スメモリ１に所定のデータを書き込んだ後、引きつづき
、ランダムアクセスメモリｌの保護したい空間（領域）
の上位アドレス情報をデータバスＢｕｓｔを介してラッ
チメモリ２に書き込む。その後、コンパレータ３は、ラ
ンダムアクセスメモリ１へのデータの書き込み時にラッ
チメモリ２の出力とアドレスバスＢＵＳ２上のアドレス
情報との比較を行う。このコンパレータ３の比較結果が
一致すると、すなわち、あらかじめ設定されてラッチメ
モリ２に格納されているランダムアクセスメモリ１の保
護範囲にかかるアドレス情報がアドレスバスＢＵＳ上に
表われたときには、コンパレータ３からは°゛Ｈ′が出
力される。そして、このコンパレータ３からの出力ＩＩ
　ＨＩＩは、ゲート４からランダムアクセスメモリ１に
書き込み信号ｉを供給するのを阻止するとともに、ＣＰ
Ｕ８に対してノンマスカブル割込みＮＭＩをかける。こ
のような動作により、ランダムアクセスメモリ１はあら
かじめ設定されている任意の領域への書き込みが禁止さ
れる。
ナオ、コンパレータ３に入力するアドレスのビット数を
加減することにより、ランダムアクセスメモリ１の保護
範囲を変更できる。
［効　　果］ 以上説明したように、本発明によれば、ＣＰＵは記憶手
段としてのランダムアクセスメモリ上の任意の空間を書
き込み禁止領域とすることができるので、これにより、
いわゆる暴走などに起因する重要データの破壊を防止す
ることができる。
【図面の簡単な説明】
図は本発明の構成の一例を示すブロック図である。 １・・・ランダムアクセスメモリ、 ２・・・ラッチメモリ、 ３・・・コンパレータ、 ４・・・ゲート、 ５・・・デコーダ、 ６・・・ＣＰＵ、 ７・・・ＲＯＭ。

Claims (1)

  1. 【特許請求の範囲】 情報を書き込み可能な記憶手段と、 該記憶手段の書き込み禁止領域を指定する指定手段と、 該指定手段により指定された書き込み禁止領域への書き
    込み指示があるときには、その書き込みを阻止する手段
    とを具備したことを特徴とするメモリ保護回路。
JP60183918A 1985-08-23 1985-08-23 メモリ保護回路 Pending JPS6244854A (ja)

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Application Number Priority Date Filing Date Title
JP60183918A JPS6244854A (ja) 1985-08-23 1985-08-23 メモリ保護回路
US08/285,763 US5564036A (en) 1985-08-23 1994-08-03 Memory protective circuit

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JP60183918A JPS6244854A (ja) 1985-08-23 1985-08-23 メモリ保護回路

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JPS6244854A true JPS6244854A (ja) 1987-02-26

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ID=16144089

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JP60183918A Pending JPS6244854A (ja) 1985-08-23 1985-08-23 メモリ保護回路

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US5564036A (en) 1996-10-08

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