JPS62160554A - メモリの不正アクセス防止装置 - Google Patents
メモリの不正アクセス防止装置Info
- Publication number
- JPS62160554A JPS62160554A JP205586A JP205586A JPS62160554A JP S62160554 A JPS62160554 A JP S62160554A JP 205586 A JP205586 A JP 205586A JP 205586 A JP205586 A JP 205586A JP S62160554 A JPS62160554 A JP S62160554A
- Authority
- JP
- Japan
- Prior art keywords
- read
- write
- memory
- address
- cpu
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Storage Device Security (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野）
本発明はメモリ装置に係り、特に、中央処理装置（以下
、ＣＰＵという）からの不正な読み出しまたは書き込み
（以下、アクセスという）を防止するのに好適なメモリ
の不正アクセス防止装置に関する。
、ＣＰＵという）からの不正な読み出しまたは書き込み
（以下、アクセスという）を防止するのに好適なメモリ
の不正アクセス防止装置に関する。
ｒ 藁８日θ）（や１１ 〕
メモリ装置に対する不正なアクセスを防止する技術につ
いては、特開昭５９−２３１７９９号公報に記載されて
いる。この従来技術では、不正な書き込みに対して、禁
止・許可エリアを設定してチェックを行ない、チェック
結果をＣＰＵに通報するようにしている。しかし、ＣＰ
Ｕからの読み出しに関しては配慮していない。従って、
複数のプログラムが実行されるようなシステムにおいて
は、あるプログラム内で参照してはいけないデータ、実
行シてはいけないサブルーチン（入出力装置の間層サブ
ルーチン等）を指定してこれをシステム上で管理するこ
とができないと込う問題がある。
いては、特開昭５９−２３１７９９号公報に記載されて
いる。この従来技術では、不正な書き込みに対して、禁
止・許可エリアを設定してチェックを行ない、チェック
結果をＣＰＵに通報するようにしている。しかし、ＣＰ
Ｕからの読み出しに関しては配慮していない。従って、
複数のプログラムが実行されるようなシステムにおいて
は、あるプログラム内で参照してはいけないデータ、実
行シてはいけないサブルーチン（入出力装置の間層サブ
ルーチン等）を指定してこれをシステム上で管理するこ
とができないと込う問題がある。
〔発明の目的）
本発明の目的は、メモＩＪ Ｋ対するＣＰＵからの不正
なアクセスを防止し、上記従来技術の問題を解決するメ
モリの不正アクセス防止装置を提供することＫある。
なアクセスを防止し、上記従来技術の問題を解決するメ
モリの不正アクセス防止装置を提供することＫある。
〔発明の概要Ｊ
上記目的を達成するため、本発明では、ＣＰＵからメモ
リへのアクセス時に、該アクセスアドレスがアクセス禁
止エリアにあるか否かを判定し、前記アクセスアドレス
がアクセス禁止エリア内にない場合にはＣＰＵから出力
されるアクセスストローブをメモリに与えてメモリへの
アクセスを可能とし、前記アクセスアドレスがアクセス
禁止エリア内にある場合には前記アクセスストローブの
メモリへの供給を禁止すると共にアクセス不可をＣＰＵ
に通報するようにする。
リへのアクセス時に、該アクセスアドレスがアクセス禁
止エリアにあるか否かを判定し、前記アクセスアドレス
がアクセス禁止エリア内にない場合にはＣＰＵから出力
されるアクセスストローブをメモリに与えてメモリへの
アクセスを可能とし、前記アクセスアドレスがアクセス
禁止エリア内にある場合には前記アクセスストローブの
メモリへの供給を禁止すると共にアクセス不可をＣＰＵ
に通報するようにする。
〔発明の実施例Ｊ
以下、本発明の一実施例について図面を参照して説明す
る。
る。
図は、不正アクセス防止装置のブロック構成図である。
図において、本実施例に係る不正アクセス防止装置は、
読み出し禁止エリアの上限および下限を記憶する読み出
し禁止エリアアドレスレジスタ３と、読み出し時にＣＰ
Ｕ１から出力される読み出しアドレス１０がレジスタ３
内の上限、下限アドレスの範囲内１ｃあるか否かをチェ
ックする読み出しアドレス比較器４と、読み出しアドレ
ス比較の結果によシメモリ２に対する読み出しストロー
ブ１２を禁止するための読み出し禁止ゲート７を持つ。
読み出し禁止エリアの上限および下限を記憶する読み出
し禁止エリアアドレスレジスタ３と、読み出し時にＣＰ
Ｕ１から出力される読み出しアドレス１０がレジスタ３
内の上限、下限アドレスの範囲内１ｃあるか否かをチェ
ックする読み出しアドレス比較器４と、読み出しアドレ
ス比較の結果によシメモリ２に対する読み出しストロー
ブ１２を禁止するための読み出し禁止ゲート７を持つ。
また書き込み禁止エリアの上限♂よび下限を記憶する書
き込み禁止エリアアドレスレジスタ５と、書き込み時、
にＣＰＵＩから出力される：ｉ！Ｆキ込みアドレス１０
がレジスタ内の上限、下限アドレスの範囲内にあるか否
かをチェックする書き込みアドレス比較器６と、書き込
みアドレス比較の結果によりメモリ２に対する書き込み
ストローブ１３を禁止するための書き込み禁止ゲート８
を持つ。このように本実施例では、読み出し、書き込み
それぞれに対し、禁止エリアアドレスレジスタと、アド
レス比較器を２つづつ持ち、読み出し、書き込みともア
ドレス比較器４または６の出力をＯＲグー） １６．１
７を通し夫々ゲート制御信号１４．１５として読み出し
禁止ゲート７、書き込み禁止ゲート８に加えているので
、読み出し禁止エリア、書き込み禁止エリアの両方とも
２つづつ指定できる。それぞれの禁止エリアの数がもっ
と多く必要なら、それぞれの禁止エリアアドレスレジス
タ、アドレス比較器を増設し、読み出しと書き込みそれ
ぞれにその出力をＯＲグー） １ ＜Ｓ、１７を通して
それぞれの禁止ゲートに与えるようにすれば、アクセス
禁止エリアの増加は可能である。
き込み禁止エリアアドレスレジスタ５と、書き込み時、
にＣＰＵＩから出力される：ｉ！Ｆキ込みアドレス１０
がレジスタ内の上限、下限アドレスの範囲内にあるか否
かをチェックする書き込みアドレス比較器６と、書き込
みアドレス比較の結果によりメモリ２に対する書き込み
ストローブ１３を禁止するための書き込み禁止ゲート８
を持つ。このように本実施例では、読み出し、書き込み
それぞれに対し、禁止エリアアドレスレジスタと、アド
レス比較器を２つづつ持ち、読み出し、書き込みともア
ドレス比較器４または６の出力をＯＲグー） １６．１
７を通し夫々ゲート制御信号１４．１５として読み出し
禁止ゲート７、書き込み禁止ゲート８に加えているので
、読み出し禁止エリア、書き込み禁止エリアの両方とも
２つづつ指定できる。それぞれの禁止エリアの数がもっ
と多く必要なら、それぞれの禁止エリアアドレスレジス
タ、アドレス比較器を増設し、読み出しと書き込みそれ
ぞれにその出力をＯＲグー） １ ＜Ｓ、１７を通して
それぞれの禁止ゲートに与えるようにすれば、アクセス
禁止エリアの増加は可能である。
次に、図に示す不正アクセス防止装置の動作を説明する
。まずＣＰＵ１からの読み出し時には、ＣＰＵ１から読
み出しストローブ１２と読み出しアドレス１０が出力さ
れる。このうち読み出しアドレス１０はメモリ２と読み
出しアドレス比較器４に与えられ、読み出しストローブ
１２は読み出しアドレス比較器４に与えられ読み出しア
ドレス比較器４を活性化する。しかし、この時、読み出
しストローブ１２は読み出し禁止ゲート７によ）阻止さ
れてメモ！７２には与えられない。この後、読み出しア
ドレス比較器４は読み出し禁止エリアアドレスレジ２夕
３内の上限アドレス、下限アドレスとＣＰＵ１から出力
された読み出しアドレス１０を比較し、読み出し禁止の
上限アドレスと下限アドレスの範囲内にあるか否かを、
チェックする。この結果、読み出し禁止エリアからの読
み出しでなければ読み出し禁止ゲート７を開けてメモリ
２に読み出しストローブ１２を与え、メモリ２からの読
み出し動作を実行する。チェックの結果、読み出し禁止
エリアからの読み出しである場合は、読み出し禁止ゲー
ト７は閉じたままとし、ＣＰＵ１に対して割込信号１１
をＯＲゲート１８から送シ、不正な読み出しであること
を通報する。この時、メモリ２からの読み出しは行なわ
れない。
。まずＣＰＵ１からの読み出し時には、ＣＰＵ１から読
み出しストローブ１２と読み出しアドレス１０が出力さ
れる。このうち読み出しアドレス１０はメモリ２と読み
出しアドレス比較器４に与えられ、読み出しストローブ
１２は読み出しアドレス比較器４に与えられ読み出しア
ドレス比較器４を活性化する。しかし、この時、読み出
しストローブ１２は読み出し禁止ゲート７によ）阻止さ
れてメモ！７２には与えられない。この後、読み出しア
ドレス比較器４は読み出し禁止エリアアドレスレジ２夕
３内の上限アドレス、下限アドレスとＣＰＵ１から出力
された読み出しアドレス１０を比較し、読み出し禁止の
上限アドレスと下限アドレスの範囲内にあるか否かを、
チェックする。この結果、読み出し禁止エリアからの読
み出しでなければ読み出し禁止ゲート７を開けてメモリ
２に読み出しストローブ１２を与え、メモリ２からの読
み出し動作を実行する。チェックの結果、読み出し禁止
エリアからの読み出しである場合は、読み出し禁止ゲー
ト７は閉じたままとし、ＣＰＵ１に対して割込信号１１
をＯＲゲート１８から送シ、不正な読み出しであること
を通報する。この時、メモリ２からの読み出しは行なわ
れない。
ＣＰＵ１からの書き込み時には、ＣＰＵ１から書き込み
ストローブ１３と書き込みアドレス１０、誉き込みデー
タ９が出力される。このうち、書き込みデータ９はメモ
リ２に、書き込みアドレス１０はメモリ２と書き込みア
ドレス比較器６に与えられ、書き込みストローブ１３は
書き込みアドレス比較器６に与えられ書き込みアドレス
比較器６を活性化する。しかし、この時、書き込みスト
ローブ１３は書き込み禁止ゲート釦よシ阻止されてメモ
リ２には与えられない。この後、書き込みアドレス比較
器６け書き込み禁止エリアアドレスレジスタ５内の上限
アドレス、下限アドレスとＣＰＵ１から出力された書き
込みアドレス１０を比較し、書き込み禁止の上限アドレ
スと下限アドレスの範囲内にあるか否かをチェックする
。この結果、書き込み禁止エリアへの書き込みでなけれ
ば書き込み禁止ゲート８を開けてメモリ２に書き込みス
トローブ１３を与えメモリ２への書き込み動作を実行す
る。チェックの結果、書き込み禁止エリアへの書き込み
である場合は、書き込み禁止ゲート８は閉じたままとし
、ＣＰＵ１に対して割込信号１１、を送り、不正な書き
込みであることを通報する。
ストローブ１３と書き込みアドレス１０、誉き込みデー
タ９が出力される。このうち、書き込みデータ９はメモ
リ２に、書き込みアドレス１０はメモリ２と書き込みア
ドレス比較器６に与えられ、書き込みストローブ１３は
書き込みアドレス比較器６に与えられ書き込みアドレス
比較器６を活性化する。しかし、この時、書き込みスト
ローブ１３は書き込み禁止ゲート釦よシ阻止されてメモ
リ２には与えられない。この後、書き込みアドレス比較
器６け書き込み禁止エリアアドレスレジスタ５内の上限
アドレス、下限アドレスとＣＰＵ１から出力された書き
込みアドレス１０を比較し、書き込み禁止の上限アドレ
スと下限アドレスの範囲内にあるか否かをチェックする
。この結果、書き込み禁止エリアへの書き込みでなけれ
ば書き込み禁止ゲート８を開けてメモリ２に書き込みス
トローブ１３を与えメモリ２への書き込み動作を実行す
る。チェックの結果、書き込み禁止エリアへの書き込み
である場合は、書き込み禁止ゲート８は閉じたままとし
、ＣＰＵ１に対して割込信号１１、を送り、不正な書き
込みであることを通報する。
この時メモリ２への書き込みは行なわれない。
読み出し禁止エリアアドレスレジスタ３、書き込み禁止
エリアアドレスレジスタ５それぞれの内容は、管理プロ
グラムによシ個々のアプリケージ舊ンプログラムが実行
される前に１それぞれのプログラムにてアクセス（読み
出しおよび書き込み）禁止エリアの上限、下限値がＣＰ
ＵＩからのデータ９と書き込みストローブ１３によ）設
定される。
エリアアドレスレジスタ５それぞれの内容は、管理プロ
グラムによシ個々のアプリケージ舊ンプログラムが実行
される前に１それぞれのプログラムにてアクセス（読み
出しおよび書き込み）禁止エリアの上限、下限値がＣＰ
ＵＩからのデータ９と書き込みストローブ１３によ）設
定される。
〔発明の効果ｊ
本発明忙よれば、プログラムによる誤ったエリアへのデ
ータの書き込み、誤まったエリアのデータの参照を防止
できるという効果かある。またメモリの読み出し禁止エ
リアが設定できるので、あるプログラムからはコールで
きないサブルーチン等を持つことが可能となる。このた
め、特権モードを持たないマイクロプロセッサにも疑似
的に特種モードを付与することが可能とな）、Ｏ８等の
制御プログラムの作成が容易となる。従って、プログラ
ムのバグによるシステムダウンが防止され、プログラム
のバグを発見しやすくなる。
ータの書き込み、誤まったエリアのデータの参照を防止
できるという効果かある。またメモリの読み出し禁止エ
リアが設定できるので、あるプログラムからはコールで
きないサブルーチン等を持つことが可能となる。このた
め、特権モードを持たないマイクロプロセッサにも疑似
的に特種モードを付与することが可能とな）、Ｏ８等の
制御プログラムの作成が容易となる。従って、プログラ
ムのバグによるシステムダウンが防止され、プログラム
のバグを発見しやすくなる。
図は、本発明の一実施例に係るアクセス不正防止装置の
ブロック構成図である。 １・・・ＣＰＵ、２・・・メモリ、３．５・・・レジス
タ、４．６・・・比較器７．８・・・ゲート、１６．１
８・・・ＯＲゲート。 −”！’）
ブロック構成図である。 １・・・ＣＰＵ、２・・・メモリ、３．５・・・レジス
タ、４．６・・・比較器７．８・・・ゲート、１６．１
８・・・ＯＲゲート。 −”！’）
Claims (1)
- メモリのアクセス禁止エリアを設定記憶する手段と、Ｃ
ＰＵのアクセス時に該アクセスアドレスが前記禁止エリ
ア内にあるか否かを判定する手段と、前記ＣＰＵから出
力されるアクセスストローブを前記判定結果がアクセス
可である場合にメモリに与えるゲート手段と、前記判定
結果がアクセス不可である場合に前記ＣＰＵにアクセス
不可を通報する手段とを備えて成るメモリの不正アクセ
ス防止装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP205586A JPS62160554A (ja) | 1986-01-10 | 1986-01-10 | メモリの不正アクセス防止装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP205586A JPS62160554A (ja) | 1986-01-10 | 1986-01-10 | メモリの不正アクセス防止装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62160554A true JPS62160554A (ja) | 1987-07-16 |
Family
ID=11518649
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP205586A Pending JPS62160554A (ja) | 1986-01-10 | 1986-01-10 | メモリの不正アクセス防止装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62160554A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5097445A (en) * | 1989-03-03 | 1992-03-17 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit with selective read and write inhibiting |
| JP2005092344A (ja) * | 2003-09-12 | 2005-04-07 | Renesas Technology Corp | 半導体装置 |
| JP2012064301A (ja) * | 2010-08-19 | 2012-03-29 | Semiconductor Energy Lab Co Ltd | 半導体装置および半導体装置の検査方法および半導体装置の駆動方法 |
| JP2012203698A (ja) * | 2011-03-25 | 2012-10-22 | Toshiba Corp | 情報処理装置およびマルチコアシステム |
| JP2021517687A (ja) * | 2018-03-19 | 2021-07-26 | アーム・リミテッド | 有界ポインタを記憶するための装置及び方法 |
-
1986
- 1986-01-10 JP JP205586A patent/JPS62160554A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5097445A (en) * | 1989-03-03 | 1992-03-17 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit with selective read and write inhibiting |
| JP2005092344A (ja) * | 2003-09-12 | 2005-04-07 | Renesas Technology Corp | 半導体装置 |
| JP2012064301A (ja) * | 2010-08-19 | 2012-03-29 | Semiconductor Energy Lab Co Ltd | 半導体装置および半導体装置の検査方法および半導体装置の駆動方法 |
| US9013937B2 (en) | 2010-08-19 | 2015-04-21 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, method for inspecting the same, and method for driving the same |
| JP2012203698A (ja) * | 2011-03-25 | 2012-10-22 | Toshiba Corp | 情報処理装置およびマルチコアシステム |
| JP2021517687A (ja) * | 2018-03-19 | 2021-07-26 | アーム・リミテッド | 有界ポインタを記憶するための装置及び方法 |
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