JP2005092344A

JP2005092344A - 半導体装置

Info

Publication number: JP2005092344A
Application number: JP2003321932A
Authority: JP
Inventors: Tsutomu Tanaka; 努田中
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2003-09-12
Filing date: 2003-09-12
Publication date: 2005-04-07

Abstract

【課題】所望の制限領域を任意に設定して、その制限領域内のデータ読み出しを制限する。
【解決手段】データ読み出しを制限する制限領域の上限アドレス及び下限アドレスを設定する制限アドレス領域設定部５と、アドレスプリデコーダ２から出力されたアドレスと制限アドレス領域設定部５により設定された上限アドレス及び下限アドレスを比較して、アドレスプリデコーダ２から出力されたアドレスが制限領域の範囲内のアドレスか否かを判定するアドレス一致検出回路６とを設け、その判定結果が制限領域の範囲内のアドレスであることを示す場合、アドレスプリデコーダ２から不揮発性メモリ１に出力されたＲＯＭエリア信号を無効化する。
【選択図】図１

Description

この発明は、例えば、不揮発性メモリ内に格納されているデータの読み出しを制限して、データのセキュリティ化を図る半導体装置に関するものである。

従来の半導体装置は、マスクレジスタとスタートアドレスレジスタを用いて、データ読み出しを制限する制限領域を設定し、アドレスプリデコーダから制限領域の範囲内のアドレスが出力された場合、メモリから当該アドレスのデータを出力しないようにしている（例えば、特許文献１参照）。
ただし、マスクレジスタとスタートアドレスレジスタを用いて、制限領域を設定する場合、例えば、マスクレジスタを“１１００”に設定し、スタートアドレスレジスタを“１１＊＊”を設定すれば（＊は任意の値）、“１１００”〜“１１１１”の制限領域を設定することができる。

しかし、マスクレジスタとスタートアドレスレジスタを用いても、アドレスの各ビット毎に、それらのレジスタ値とビット値の論理演算を実施する構成であるため、例えば、“１１０１”〜“１１１０”の制限領域を設定することができない。
このため、メモリのアドレス空間のうち、例えば、バンク７Ｄとバンク７Ｅにセキュリティを設定するという要求に対しては、マスクレジスタとスタートアドレスレジスタを用いても、上記のように、“１１０１”〜“１１１０”の制限領域を設定することができないので、セキュリティを設定することができない。
バンク７Ｄ０１１１１１０１＊＊＊＊＊＊＊＊
バンク７Ｅ０１１１１１１０＊＊＊＊＊＊＊＊

特開平８−４４６９７号公報（第３頁から第６頁、図４）

従来の半導体装置は以上のように構成されているので、マスクレジスタとスタートアドレスレジスタに値を設定すれば、制限領域を設定することができる。しかし、マスクレジスタとスタートアドレスレジスタを用いても、アドレスの各ビット毎に、それらのレジスタ値とビット値の論理演算を実施する構成であるため、所望の制限領域を設定することができないことがあるなどの課題があった。

この発明は上記のような課題を解決するためになされたもので、第１の目的は、所望の制限領域を任意に設定して、その制限領域内のデータ読み出しを制限することができる半導体装置を得るものである。

この発明に係る半導体装置は、データ読み出しを制限する制限領域の上限アドレス及び下限アドレスを設定する領域設定手段と、アドレスプリデコーダから出力されたアドレスと領域設定手段により設定された上限アドレス及び下限アドレスを比較して、アドレスプリデコーダから出力されたアドレスが制限領域の範囲内のアドレスか否かを判定するアドレス判定手段とを設け、その判定結果が制限領域の範囲内のアドレスであることを示す場合、アドレスプリデコーダからメモリに出力されたデータ読み出し動作許可を無効化するようにしたものである。

この発明によれば、データ読み出しを制限する制限領域の上限アドレス及び下限アドレスを設定する領域設定手段と、アドレスプリデコーダから出力されたアドレスと領域設定手段により設定された上限アドレス及び下限アドレスを比較して、アドレスプリデコーダから出力されたアドレスが制限領域の範囲内のアドレスか否かを判定するアドレス判定手段とを設け、その判定結果が制限領域の範囲内のアドレスであることを示す場合、アドレスプリデコーダからメモリに出力されたデータ読み出し動作許可を無効化するように構成したので、所望の制限領域を任意に設定して、その制限領域内のデータ読み出しを制限することができる効果がある。

実施の形態１．
図１はこの発明の実施の形態１による半導体装置を示す構成図であり、図において、不揮発性メモリ１はアドレスプリデコーダ２からＲＯＭエリア信号（データ読み出し動作許可）が出力され、かつ、アドレスプリデコーダ２からアドレスバス４にアドレスが出力されると、バスインタフェース１５からリード信号が出力される期間中、そのアドレスに格納しているデータをデータバス３に出力する。アドレスプリデコーダ２は不揮発性メモリ１からデータを読み出す際、読み出し対象のデータの格納場所を示すアドレスとＲＯＭエリア信号を出力する。バスインタフェース１５は不揮発性メモリ１からデータを読み出す際、リード信号を出力する。

制限アドレス領域設定部５は不揮発性メモリ１のアドレス空間内の領域のうち、データ読み出しを制限する任意の制限領域を設定する領域設定手段を構成している。具体的には、制限領域の上限アドレスを設定する上限レジスタ５ａと、その制限領域の下限アドレスを設定する下限レジスタ５ｂとから構成されている。なお、上限レジスタ５ａ及び下限レジスタ５ｂの組を２以上搭載すれば、２以上の制限領域を設定することができる（図２を参照）。
アドレス一致検出回路６はアクセス制限設定信号が有意であるとき、アドレスプリデコーダ２からアドレスを受けると、そのアドレスと制限アドレス領域設定部５により設定された上限アドレス及び下限アドレスを比較して、アドレスプリデコーダ２から出力されたアドレスが制限領域の範囲内のアドレスか否かを判定するアドレス判定手段を構成している。なお、アドレス一致検出回路６は制限領域の範囲内のアドレスである場合には、アドレス一致信号を有意に設定して出力する。

選択回路７はバッファ１２又はアドレス置換回路１３の何れかの処理を有意に設定する選択手段を構成している。ＡＮＤゲート８は選択回路７からバッファ１２を有意に設定する選択信号を受けて、アドレス一致検出回路６から有意のアドレス一致信号を受けると、そのアドレス一致信号をＡＮＤゲート１０及びＡＮＤゲート１６に出力する。ＡＮＤゲート９は選択回路７からアドレス置換回路１３を有意に設定する選択信号を受けて、アドレス一致検出回路６から有意のアドレス一致信号を受けると、そのアドレス一致信号をアドレス置換回路１３に出力する。
ＡＮＤゲート１０はアドレスプリデコーダ２からＲＯＭエリア信号を受けたとき、ＡＮＤゲート８から出力されるアドレス一致信号が無意である場合に限り、そのＲＯＭエリア信号を不揮発性メモリ１に出力する。即ち、ＡＮＤゲート８から出力されるアドレス一致信号が有意である場合、そのＲＯＭエリア信号を無効化する。なお、ＡＮＤゲート８及びＡＮＤゲート１０は読み出し制限手段を構成している。
ＡＮＤゲート１６はＡＮＤゲート８から出力されるアドレス一致信号が有意であり、かつ、バスインタフェース１５からリード信号が出力されている場合、有意のアドレス一致信号をバッファ１２に出力する。

ダミーデータレジスタ１１はダミーデータを格納し、バッファ１２はＡＮＤゲート１６から有意のアドレス一致信号を受けると、バスインタフェース１５からリード信号が出力される期間中、ダミーデータレジスタ１１に格納されているダミーデータをデータバス３に出力する。なお、ダミーデータレジスタ１１、バッファ１２及びＡＮＤゲート１６はダミーデータ出力手段を構成している。
アドレス置換回路１３はＡＮＤゲート９から出力されるアドレス一致信号が無意であれば、アドレスプリデコーダ２から出力されたアドレスをそのままアドレスバス４に出力し、ＡＮＤゲート９から出力されるアドレス一致信号が有意であれば、オフセット値設定レジスタ１４に設定されているオフセット値をアドレスプリデコーダ２から出力されたアドレスに加算し、加算後のアドレスをアドレスバス４に出力する。なお、ＡＮＤゲート９及びアドレス置換回路１３はアドレス置換手段を構成している。

次に動作について説明する。
制限領域内のデータの読み出し制限を行わない場合、無意のアクセス制限設定信号がアドレス一致検出回路６に与えられ、アドレス一致検出回路６は、アドレスプリデコーダ２から出力されるアドレスに関わらず、アドレス一致信号を無意に設定して出力する。即ち、アドレスプリデコーダ２から出力されるアドレスに関わらず、アドレスが不一致であることを示す信号を出力する。

ＡＮＤゲート８は、選択回路７からバッファ１２を有意に設定する選択信号を受けている場合、アドレス一致検出回路６から無意のアドレス一致信号を受けると、無意のアドレス一致信号をＡＮＤゲート１０及びＡＮＤゲート１６に出力する。
ただし、ＡＮＤゲート８は、選択回路７からバッファ１２を有意に設定する選択信号を受けていない場合、アドレス一致検出回路６から出力されるアドレス一致信号が有意であるか、無意であるかに関わらず、常に、無意のアドレス一致信号をＡＮＤゲート１０及びＡＮＤゲート１６に出力する。
したがって、データの読み出し制限を行わない場合には、いずれの場合においても、ＡＮＤゲート８から無意のアドレス一致信号がＡＮＤゲート１０及びＡＮＤゲート１６に出力される。

ＡＮＤゲート９は、選択回路７からアドレス置換回路１３を有意に設定する選択信号を受けている場合、アドレス一致検出回路６から無意のアドレス一致信号を受けると、無意のアドレス一致信号をアドレス置換回路１３に出力する。
ただし、ＡＮＤゲート９は、選択回路７からアドレス置換回路１３を有意に設定する選択信号を受けていない場合、アドレス一致検出回路６から出力されるアドレス一致信号が有意であるか、無意であるかに関わらず、常に、無意のアドレス一致信号をアドレス置換回路１３に出力する。
したがって、データの読み出し制限を行わない場合には、いずれの場合においても、ＡＮＤゲート９から無意のアドレス一致信号がアドレス置換回路１３に出力される。

アドレス置換回路１３は、ＡＮＤゲート９から無意のアドレス一致信号を受けると、アドレスプリデコーダ２から出力されたアドレスをそのままアドレスバス４に出力する。
ＡＮＤゲート１０は、アドレスプリデコーダ２からデータの読み出し動作を許可するＲＯＭエリア信号を受けたとき、ＡＮＤゲート８から無意のアドレス一致信号を受けると、そのＲＯＭエリア信号を不揮発性メモリ１に出力する。
このようにして、不揮発性メモリ１がＡＮＤゲート１０からＲＯＭエリア信号を受けて、アドレスバス４からアドレスを受けると、バスインタフェース１５からリード信号が出力される期間中、そのアドレスに格納されているデータをデータバス３に出力する。
この際、バッファ１２は、ＡＮＤゲート１６から無意のアドレス一致信号を受けているので、ダミーデータレジスタ１１に格納されているダミーデータをデータバス３に出力することはない。

次に、制限領域内のデータの読み出しを制限して、ダミーデータをデータバス３に出力する場合、有意のアクセス制限設定信号がアドレス一致検出回路６に与えられる。この場合、選択回路７は、アドレス置換回路１３を無意に設定して、バッファ１２を有意に設定する選択信号を出力する。
アドレス一致検出回路６は、有意のアクセス制限設定信号が与えられているとき、アドレスプリデコーダ２からアドレスを受けると、そのアドレスと制限アドレス領域設定部５の上限レジスタ５ａに設定された上限アドレスを比較するとともに、そのアドレスと制限アドレス領域設定部５の下限レジスタ５ｂに設定された下限アドレスを比較することにより、アドレスプリデコーダ２から出力されたアドレスが制限領域の範囲内のアドレスか否かを判定する。
アドレス一致検出回路６は、制限領域内のアドレスであれば、アドレス一致信号を有意に設定して出力する。

ＡＮＤゲート８は、上述したように、選択回路７がバッファ１２を有意に設定する選択信号を出力しているので、アドレス一致検出回路６から有意のアドレス一致信号を受けると、有意のアドレス一致信号をＡＮＤゲート１０及びＡＮＤゲート１６に出力する。
ＡＮＤゲート９は、上述したように、選択回路７がアドレス置換回路１３を無意に設定する選択信号を出力しているので、アドレス一致検出回路６から有意のアドレス一致信号を受けても、無意のアドレス一致信号をアドレス置換回路１３に出力する。

アドレス置換回路１３は、ＡＮＤゲート９から無意のアドレス一致信号を受けると、アドレスプリデコーダ２から出力されたアドレスをそのままアドレスバス４に出力する。
ＡＮＤゲート１０は、アドレスプリデコーダ２からデータの読み出し動作を許可するＲＯＭエリア信号を受けたとき、ＡＮＤゲート８から有意のアドレス一致信号を受けると、そのＲＯＭエリア信号を無効化し、そのＲＯＭエリア信号を不揮発性メモリ１には与えないようにする。
これにより、不揮発性メモリ１がアドレスバス４からアドレスを受けても、ＡＮＤゲート１０からＲＯＭエリア信号を受けることがないので、そのアドレスに格納されているデータがデータバス３に出力されることはない。
この際、バッファ１２は、ＡＮＤゲート１６から有意のアドレス一致信号を受けるので、バスインタフェース１５からリード信号が出力される期間中、ダミーデータレジスタ１１に格納されているダミーデータをデータバス３に出力する。

次に、制限領域内のデータの読み出しを制限して、制限領域外のデータをデータバス３に出力する場合、有意のアクセス制限設定信号がアドレス一致検出回路６に与えられる。この場合、選択回路７は、バッファ１２を無意に設定して、アドレス置換回路１３を有意に設定する選択信号を出力する。
アドレス一致検出回路６は、有意のアクセス制限設定信号が与えられているとき、アドレスプリデコーダ２からアドレスを受けると、そのアドレスと制限アドレス領域設定部５の上限レジスタ５ａに設定された上限アドレスを比較するとともに、そのアドレスと制限アドレス領域設定部５の下限レジスタ５ｂに設定された下限アドレスを比較することにより、アドレスプリデコーダ２から出力されたアドレスが制限領域の範囲内のアドレスか否かを判定する。
アドレス一致検出回路６は、制限領域内のアドレスであれば、アドレス一致信号を有意に設定して出力する。

ＡＮＤゲート８は、上述したように、選択回路７がバッファ１２を無意に設定する選択信号を出力しているので、アドレス一致検出回路６から有意のアドレス一致信号を受けても、無意のアドレス一致信号をＡＮＤゲート１０及びＡＮＤゲート１６に出力する。
ＡＮＤゲート９は、上述したように、選択回路７がアドレス置換回路１３を有意に設定する選択信号を出力しているので、アドレス一致検出回路６から有意のアドレス一致信号を受けると、有意のアドレス一致信号をアドレス置換回路１３に出力する。

アドレス置換回路１３は、ＡＮＤゲート９から有意のアドレス一致信号を受けると、図３に示すように、オフセット値設定レジスタ１４に設定されているオフセット値をアドレスプリデコーダ２から出力されたアドレスに加算し、加算後のアドレス（以下、置換アドレスという）をアドレスバス４に出力する。
なお、オフセット値設定レジスタ１４に設定されているオフセット値は、任意に設定することができるが、置換アドレスが不揮発性メモリ１のメモリアドレス空間内であり、かつ、制限領域外のアドレスになるように設定する必要がある。

ＡＮＤゲート１０は、アドレスプリデコーダ２からデータの読み出し動作を許可するＲＯＭエリア信号を受けたとき、ＡＮＤゲート８から無意のアドレス一致信号を受けると、そのＲＯＭエリア信号を不揮発性メモリ１に出力する。
このようにして、不揮発性メモリ１がＡＮＤゲート１０からＲＯＭエリア信号を受けて、アドレスバス４から置換アドレスを受けると、バスインタフェース１５からリード信号が出力される期間中、その置換アドレスに格納されているデータをデータバス３に出力する。
この際、バッファ１２は、ＡＮＤゲート１６から無意のアドレス一致信号を受けているので、ダミーデータレジスタ１１に格納されているダミーデータをデータバス３に出力することはない。

以上で明らかなように、この実施の形態１によれば、データ読み出しを制限する制限領域の上限アドレス及び下限アドレスを設定する制限アドレス領域設定部５と、アドレスプリデコーダ２から出力されたアドレスと制限アドレス領域設定部５により設定された上限アドレス及び下限アドレスを比較して、アドレスプリデコーダ２から出力されたアドレスが制限領域の範囲内のアドレスか否かを判定するアドレス一致検出回路６とを設け、その判定結果が制限領域の範囲内のアドレスであることを示す場合、アドレスプリデコーダ２から不揮発性メモリ１に出力されたＲＯＭエリア信号を無効化するように構成したので、所望の制限領域を任意に設定して、その制限領域内のデータ読み出しを制限することができる効果を奏する。

また、この実施の形態１によれば、アドレス一致検出回路６の判定結果が制限領域の範囲内のアドレスであることを示す場合、ダミーデータをデータバス３に出力するように構成したので、例えば、ダミーデータをＮＯＰ（ｎｏｏｐｅｒａｔｉｏｎ）命令のコードに設定すれば、データバス３上のデータを読み込むＣＰＵの暴走を回避することができる効果を奏する。

この実施の形態１によれば、データ読み出しを制限する制限領域の上限アドレス及び下限アドレスを設定する制限アドレス領域設定部５と、アドレスプリデコーダ２から出力されたアドレスと制限アドレス領域設定部５により設定された上限アドレス及び下限アドレスを比較して、アドレスプリデコーダ２から出力されたアドレスが制限領域の範囲内のアドレスか否かを判定するアドレス一致検出回路６とを設け、その判定結果が制限領域の範囲内のアドレスであることを示す場合、アドレスプリデコーダ２から出力されたアドレスを制限領域外のアドレスに置換し、置換後のアドレスを不揮発性メモリ１に与えるように構成したので、制限領域の範囲内のデータの秘匿化を図ることができる効果を奏する。

また、この実施の形態１によれば、バッファ１２又はアドレス置換回路１３の何れか一方の処理を有効に設定する選択回路７を設けたので、半導体装置の処理内容を必要に応じて切り替えることができる効果を奏する。
さらに、この実施の形態１によれば、制限領域の上限アドレスを設定する上限レジスタ５ａと、その制限領域の下限アドレスを設定する下限レジスタ５ｂとから制限アドレス領域設定部５を構成したので、構成の複雑化を招くことなく、簡単に任意の制限領域を設定することができる効果を奏する。

以上のように、この発明によれば、不揮発性メモリ内に格納されているデータの読み出しを制限して、データのセキュリティ化を図る必要があるものに適している。

この発明の実施の形態１による半導体装置を示す構成図である。メモリアドレス空間内の制限領域を示す説明図である。アドレス置換回路のアドレス置換処理を示す説明図である。

符号の説明

１不揮発性メモリ、２アドレスプリデコーダ、３データバス、４アドレスバス、５制限アドレス領域設定部（領域設定手段）、５ａ上限レジスタ、５ｂ下限レジスタ、６アドレス一致検出回路（アドレス判定手段）、７選択回路（選択手段）、８ＡＮＤゲート（読み出し制限手段）、９ＡＮＤゲート（アドレス置換手段）、１０ＡＮＤゲート（読み出し制限手段）、１１ダミーデータレジスタ（ダミーデータ出力手段）、１２バッファ（ダミーデータ出力手段）、１３アドレス置換回路（アドレス置換手段）、１４オフセット値設定レジスタ、１５バスインタフェース、１６ＡＮＤゲート（ダミーデータ出力手段）。

Claims

メモリのアドレス空間内の領域のうち、データ読み出しを制限する制限領域の上限アドレス及び下限アドレスを設定する領域設定手段と、アドレスプリデコーダから出力されたアドレスと上記領域設定手段により設定された上限アドレス及び下限アドレスを比較して、上記アドレスプリデコーダから出力されたアドレスが上記制限領域の範囲内のアドレスか否かを判定するアドレス判定手段と、上記アドレス判定手段の判定結果が制限領域の範囲内のアドレスであることを示す場合、上記アドレスプリデコーダから上記メモリに出力されたデータ読み出し動作許可を無効化する読み出し制限手段とを備えた半導体装置。
アドレス判定手段の判定結果が制限領域の範囲内のアドレスであることを示す場合、ダミーデータをデータバスに出力するダミーデータ出力手段を設けたことを特徴とする請求項１記載の半導体装置。
メモリのアドレス空間内の領域のうち、データ読み出しを制限する制限領域の上限アドレス及び下限アドレスを設定する領域設定手段と、アドレスプリデコーダから出力されたアドレスと上記領域設定手段により設定された上限アドレス及び下限アドレスを比較して、上記アドレスプリデコーダから出力されたアドレスが上記制限領域の範囲内のアドレスか否かを判定するアドレス判定手段と、上記アドレス判定手段の判定結果が制限領域の範囲内のアドレスであることを示す場合、上記アドレスプリデコーダから出力されたアドレスを制限領域外のアドレスに置換し、置換後のアドレスを上記メモリに与えるアドレス置換手段とを備えた半導体装置。
アドレス判定手段の判定結果が制限領域の範囲内のアドレスであることを示す場合、アドレスプリデコーダからメモリに出力されたデータ読み出し動作許可を無効化する読み出し制限手段と、上記読み出し制限手段又はアドレス置換手段の何れか一方の処理を有効に設定する選択手段とを設けたことを特徴とする請求項３記載の半導体装置。
選択手段により読み出し制限手段の処理が有効に設定されると、ダミーデータをデータバスに出力するダミーデータ出力手段を設けたことを特徴とする請求項４記載の半導体装置。
制限領域の上限アドレスを設定する上限レジスタと、その制限領域の下限アドレスを設定する下限レジスタとから領域設定手段を構成することを特徴とする請求項１から請求項５のうちのいずれか１項記載の半導体装置。