JP2007128319A - ユニバーサルメモリ，ユニバーサルメモリモジュール及びこれを用いた情報処理装置 - Google Patents

Abstract

【課題】装置からの挿抜に対しても、データの保護を実現可能とする。
【解決手段】ユニバーサルメモリ１のモジュールが情報処理装置から取り外されると、あるいはこの情報処理装置がパワーオフすると、セット信号発生部１０からセット信号Ｓが発生し、ロックレジスタ８がセットされてアンドゲート９１〜９１６がオフする。これにより、メモリセルアレイ２から読み出されるデータは全ビットＢ０〜Ｂ１５が“０”となり、ユニバーサルメモリ１はデータが保護されたロック状態となる。ロック状態のユニバーサルメモリ１が情報処理装置に取り付けられると、リセットコマンドによってユニバーサルメモリの全データがリセットされ、これとともに、リセット信号発生部１１からリセット信号Ｒが発生し、ロックレジスタ８がリセットされてアンドゲート９１〜９１６がオンする。これにより、ユニバーサルメモリ１はロックが解除された状態となる。
【選択図】図１

Description

本発明は、PC(Personal Computer：パソコン）やサーバ，プリンタ，コピー機，電話，携帯電話，PDA(Personal Digital Assistant：携帯情報端末），家庭電化製品などの各種情報処理装置に係り、特に、かかる情報処理装置と、かかる情報処理装置に用いられ、個人情報などの保護すべき情報を記録する可能性のあるユニバーサルメモリやユニバーサルメモリモジュールとでのデータ保護に関する。

従来、情報処理装置において、情報を処理する際に使用されるメインメモリやワーキングメモリとしてのメモリには、揮発性メモリであるDRAM(Dynamic RAM）が用いられている。このDRAMは、電源をオフにすると、これに記憶されているデータが失われる性質を有しているため、これに記憶されているデータの保護については、考慮されていなかった。

これに対し、不揮発性メモリであるフラッシュメモリを用いた情報処理装置においては、かかるフラッシュメモリ内にパスワードを記憶した手段を設け、フラッシュメモリ内のプログラムを保護するようにした技術が提案されている（例えば、特許文献１参照）。

データ漏洩を防ぐのによく用いられる方法は、個人認証によって情報処理装置の使用者を制限することにより、この情報処理装置が盗難に遭っても、認証されない第３者がこの情報処理装置を使うことができないようにする方法である。例えば、一般的に用いられているBIOS(Basic Input/Output System）にパスワードを設定する方法では、このBIOSパスワードの認証により、情報処理装置の使用者を制限するようにしている。なお、認証方法には、パスワードを用いるほか、指紋や静脈パターンなどの生体情報を認証技術も提案されている。この方法は、プロセッサ内蔵メモリや基板に直接半田付けされたフラッシュメモリなどの情報処理装置から着脱できないメモリに対して有効であり、かかるメモリから、認証なしに、データを読み出すことは困難である。

これに対し、ハードディスクやメモリモジュールなどのように、情報処理装置からの着脱を容易にすることを意図している記憶手段に対しては、それ自体に認証機構を持たせないと、そのメモリを情報処理装置から取り外して別に用意した情報処理装置に取り付けることにより、その記憶手段からデータが読み出されることになり、データの保護が不十分である。

このため、着脱が容易なハードディスクなどでは、データ保護方法として、保護を要するデータを暗号化して記録し、復号化できない第３者には、データを読み出すことができないようにする方法や、ハードディスクパスワードのように、ハードディスク装置自体に認証機構を設ける方法が一般的に用いられている。
特開平９−６９０６７号公報

ところで、現在、メインメモリやワーキングメモリに用いられるメモリとしては、DRAMに代わる次世代のメモリとして、SRAM(Static RAM）の高速性と、DRAMの高記憶密度と、フラッシュメモリの不揮発性とを併せ持つMRAM(Magnetic RAM）やFeRAM(Ferroelectric RAM），OUM(Ovonics Unified Memory）などのユニバーサルメモリの採用が考えられている。かかるユニバーサルメモリやユニバーサルメモリモジュールをメインメモリやワーキングメモリとして用いる場合には、その不揮発性という特性からして、ユニバーサルメモリやユニバーサルメモリモジュールの盗難や紛失などに伴う、即ち、情報処理装置からの挿抜に伴うデータの漏洩を配慮して、データ保護機構を設けることが必要となる。

本発明はかかる観点に鑑みてなされたものであって、その第１の目的は、装置からの挿抜に対しても、データの保護を実現可能としたユニバーサルメモリ，ユニバーサルメモリモジュール及びこれを用いた情報処理装置を提供することにある。

ところで、メインメモリやワーキングメモリにユニバーサルメモリやユニバーサルメモリモジュールを用いる場合、ハードディスクなどの外部記憶装置やフラッシュメモリなどに用いられるデータ保護機構をそのまま適用することは困難である。

何故ならば、メインメモリやワーキングメモリに用いるユニバーサルメモリやユニバーサルメモリモジュールのデータ保護機能として、ハードディスクのように、データを暗号化する方法を用いる場合、メインメモリやワーキングメモリはCPU(Central Processing Unit）から直接データの読出し／書込みを行なうため、かかるメモリでデータを暗号化／復号化処理するというオーバヘッドは、著しく性能の低下を招くことになるためである。

また、ハードディスクにパスワードを設けるように、メインメモリやワーキングメモリに認証機構を設ける場合には、認証されるまでメインメモリやワーキングメモリ自体にアクセスすることができない。通常、情報処理装置では、パワーオン（電源オン）直後からメインメモリやワーキングメモリにアクセス可能であることを前提に設計されているため、この前提を保ってデータ保護機能を持たせるためには、以下に述べるような特殊な認証機構を設けるか、パワーオン直後にメモリを用いずに動作するように従来の処理手段を大幅に修正する必要があるという問題がある。

通常、情報処理装置のパワーオン時には、プロセッサは、このプロセッサによって決められているリセットベクタアドレスからプログラムを読み出して処理を開始する。従来の情報処理装置では、リセットベクタアドレスはメインメモリとは異なるフラッシュメモリなどのEPROM(Erasable Programmable ROM）にマッピングされており、リセットベクタアドレスから始まるメモリエリアには、BIOSのリセット処理プラグラムが格納されている。このリセット処理プログラムは、メモリのテストやキーボード・ディスプレイを含むI/Oデバイスの初期化などの処理を行なうためのものであり、ハードディスクなどからOS（Operating System）を読み出してメインメモリに書き込み、制御をOSに渡すことによってOSの起動処理が行なわれる。

このため、メインメモリ自体に認証機構を設けると、このメモリテストのアクセスを開始する前に、このメインメモリに対する認証処理をすることが必要になる。このときには、キーボードやディスプレイすらも使用できない状況にあり、このような状況で認証処理を行なうことが必要となる。このため、従来のパスワードを用いた認証のように、キーボードの操作を必要とする認証方法をそのまま適用することはできない。また、ディスプレイを用いることができない状況では、従来のようなヒューマンインターフェースを提供することは困難である。

このような問題を解消するためには、新たに特殊なキーボードやディスプレイを開発し、また、特殊な認証装置を開発することが考えられるが、それでも、初期化されていないI/Oバスに接続することができないため、情報処理装置のパワーオン直後でもアクセス可能な特殊なバスを設けることや、認証装置の初期化や認証処理を行なうプログラムも、メモリを用いない特殊なプログラムを必要とするなど、多くの問題が生ずることになる。

なお、上記特許文献１に開示の技術は、BIOSパスワードと同様の機能をフラッシュメモリ自体に設け、このフラッシュメモリ内のプログラムに対する保護を実現するものであるが、メインメモリやワーキングメモリを用いずに認証すること、かかるメモリの一部を自由にアクセスできるようにすることについては言及されていない。また、メモリやメモリモジュールの挿抜を直接検出してデータの保護を図ることについても、言及されていない。

本発明の第２の目的は、パワーオン直後でも、アクセス可能でありながら、データ保護も可能としたユニバーサルメモリ，ユニバーサルメモリモジュール及びこれを用いた情報処理装置を提供することにある。

上記目的を達成するために、本発明によるユニバーサルメモリは、メモリセルアレイに記憶されたデータを読み出す手段に以下の論理手段を設ける。セット信号によってセットされ、リセット信号によってリセットされるロックレジスタと、該ロックレジスタがセットされた状態にあるとき、該論理手段が該ユニバーサルメモリのデータの読出しを禁止し、該ロックレジスタがリセットされた状態では、該論理手段が該ユニバーサルメモリからのデータの読出しを許可する論理手段とを設けることを特徴とするものである。

また、本発明によるユニバーサルメモリでロックレジスタをセット状態にする手段の第１の例は、供給される電源電圧を監視し、電源電圧が低下したとき、ロックレジスタのセット信号を発生することを特徴とするものである。

さらに、本発明によるユニバーサルメモリでロックレジスタをセット状態にする手段の第２の例は、ロックピンを設け、該ロックピンから入力されるロック信号を監視し、ロック信号の変化を検出してロックレジスタのセット信号を発生することを特徴とするものである。

さらに、本発明によるユニバーサルメモリでロックレジスタをリセット状態にする手段の第１の例は、ユニバーサルメモリを初期化するクリアオールコマンドを設け、該クリアオールコマンドによってロックレジスタのリセット信号を発生することを特徴とするものである。

さらに、本発明によるユニバーサルメモリでロックレジスタをセット，リセットする手段の別の例は、キーレジスタ及びロックコマンド，アンロックコマンドを設け、ロックコマンドで設定されたキーレジスタの値とアンロックコマンドで送られるデータを比較する認証手段を設け、ロックコマンドに応じてセットされ、リセット信号によってリセットされるロックレジスタと、ロックレジスタの出力に応じて該ユニバーサルメモリからのデータの読出しを許可・禁止する論理手段と、ロックレジスタのリセット信号の発生部とを設け、このリセット信号の発生部は、ロックコマンドとともに転送されてくるデータがキーデータとして格納されるキーレジスタと、アンロックコマンドとともに転送されてくるデータとキーレジスタでのキーデータとを比較し、これらが一致したとき、リセット信号を発生する比較器とからなることを特徴とするものである。

上記目的を達成するために、本発明によるユニバーサルメモリは、上記ユニバーサルメモリのいずれかからなることを特徴とするものである。

上記目的を達成するために、本発明による情報処理装置は、上記ユニバーサルメモリのいずれかを用いたことを特徴とするものである。

また、本発明による情報処理装置は、メモリを備え、このメモリの所定のメモリ領域を認識なしにアクセス可能な自由アクセス領域に設定するための手段を設けたことを特徴とするものである。

また、メモリは上記ユニバーサルメモリのいずれかからなり、自由アクセス領域を設定するための手段は、メモリで設定される自由アクセス領域をアクセス可能とするアドレスの範囲を表わすデータをもとに、メモリに対する入力アドレスが自由アクセス領域へのアクセスが許可されるアドレスであるか否かを判定することを特徴とするものである。

また、メモリに自由アクセス領域を設定するための手段は、メモリの最下位のアドレス側に自由アクセス領域を設定するか否かを決めるための第１の領域設定データと、最下位のアドレス側に設定される自由アクセス領域の範囲を規定する第１の領域規定データとを格納する第１のレジスタと、メモリの最上位のアドレス側に自由アクセス領域を設定するか否かを決めるための第２の領域設定データと、最上位のアドレス側に設定される自由アクセス領域の範囲を規定する第２の領域規定データとを格納する第２のレジスタと、メモリに対する入力アドレスの上位複数のビットと第１のレジスタに格納された第１の領域規定データとを比較し、第１の領域設定データが最下位のアドレス側に設定される自由アクセス領域の設定を表わしているとき、入力アドレスによる最下位のアドレス側に設定される自由アクセス領域へのアクセスを許可する第１の比較判定手段と、メモリに対する入力アドレスの上位複数のビットと第２のレジスタに格納された第２の領域規定データとを比較し、第２の領域設定データが最上位のアドレス側に設定される自由アクセス領域の設定を表わしているとき、入力アドレスによる最上位のアドレス側に設定される自由アクセス領域へのアクセスを許可する第１の比較判定手段とを有することを特徴とするものである。

本発明によると、ユニバーサルメモリやユニバーサルメモリモジュールが情報処理装置から引き抜かれても、かかるメモリでのデータの保護が可能である。

また、本発明によると、情報処理装置のパワーオン直後からユニバーサルメモリやユニバーサルメモリモジュールの一部の領域についてアクセスを可能とし、かつかかるメモリでのデータの保護が可能である。

以下、本発明の実施形態を図面により説明する。

図１７は本発明による情報処理装置の一実施形態を示す概略構成図である。

同図において、ＣＰＵ１００は、ブリッジチップ１０１を介して、ユニバーサルメモリ装置１０２，ハードディスクドライブ１０３やディスプレイ１０４，キーボード１０５，マウス１０６，カメラ１０７，個人情報を保持したメモリカード１０８といった入出力装置と接続されている。

かかる構成の情報処理装置でのユーザ認証は、キーボード１０５からのパスワードの入力による認証、カメラ１０７を用いたユーザの顔や虹彩などによる生体認証、メモリカード１０８に保持されている個人情報を用いた認証などによって行なわれる。

次に、かかる情報処理装置で用いられるユニバーサルメモリ装置１０２の本発明の実施形態について説明するが、まず、図２により、従来のＤＲＡＭのデータ読出機構について説明する。ここで、１はユニバーサルメモリ、２はメモリセルアレイ、３は行デコーダ、４は列デコーダ、５はデータ制御論理部、６はバッファ、７は制御論理部である。

同図において、ＬＳＩ(Large Scale Integrartion)で構成されるユニバーサルメモリ１はメモリセル単位にデータが格納されたメモリセルアレイ２を備えており、各メモリセルには夫々、行アドレスと列アドレスとからなるアドレスが割り当てられている。

かかるメモリセルアレイ２からデータを読み出すときには、制御ピンＣＳ＃，ＲＡＳ＃，ＣＡＳ＃，ＷＥ＃からのリードコマンドが制御論理部７に供給され、これにより、制御論理部７がデータ制御論理部５を制御する。また、これと同時に、行・列アドレスピンＡ０−Ａ１１とバンクアドレスピンＢＡ０，ＢＡ１とに夫々行アドレス，列アドレス及びバンクアドレスが供給される。行アドレスと列アドレスとは、バンクアドレスで選択されるバンクに対し、行デコーダ３と列デコーダ４でデコードされ、デコードされたアドレスによってメモリセルアレイ２でのメモリセルが指定される。この指定されたメモリセルから、データ制御論理部５の制御により、データが読み出され、バッファ６を介してデータピンＤＱ０−ＤＱ１５に出力される。

図１は図２に示すＤＲＡＭと同様に構成したユニバーサルメモリに本発明を適用したユニバーサルメモリの第１の実施形態を示すブロック図であって、８はロックレジスタ、９₁〜９₁₆はアンドゲート、１０はセット信号発生部、１１はリセット信号発生部であり、図２に対応する部分には同一符号を付けて重複する説明を省略する。ユニバーサルメモリのメモリセルは、不揮発性である点を除き、データを保持するという機能は同等であるため、同一符号で示している。また、ユニバーサルメモリは、ＤＲＡＭで必要なリフレッシュ動作が不要なため、リフレッシュ動作に関する論理も異なるが、本発明とは関係ないため、説明を省略する。

同図において、メモリセルアレイ２から読み出されるデータはパラレルデータであり（ここでは、一例として、１６ビットのパラレルデータとする）、データ制御論理部５からバッファ６へのデータ線の各ビットＢ₁，Ｂ₂，……，Ｂ₁₆のビット線毎にアンドゲート９₁，９₂，……，９₁₆が設けられている。そして、これらアンドゲート９₁，９₂，……，９₁₆には、また、ロックレジスタ８で発生されて反転されたロック・アンロック信号Ｌ／Ｕが供給される。

ここで、ロックレジスタ８はセット信号発生部９からのセット信号によって“１”にセットされ、リセット信号発生部１０からのリセット信号によって“０”にリセットされる。ロックレジスタ８がセットされたときには、その出力が反転されることにより、ロック・アンロック信号Ｌ／Ｕは“０”となり、ロックレジスタ８がリセットされたときには、その出力が反転されることにより、ロック・アンロック信号Ｌ／Ｕは“１”となる。

ロックレジスタ８がセット信号発生部１０からのセット信号Ｓによって“１”にセットされると、ロック・アンロック信号Ｌ／Ｕが“０”となるから、全てのアンドゲート９₁，９₂，……，９₁₆がデータ制御論理部５からのデータの全ビットを“０”にする（以下、この状態をロック状態という）。これにより、バッファ６には、全ビットが“０”のデータが保持されることになる。また、ロックレジスタ８がリセット信号発生部１１からのリセット信号Ｒによって“０”にリセットされると、ロック・アンロック信号Ｌ／Ｕが“１”となるから、データ制御論理部５からのデータの各ビットをそのままアンドゲート９₁，９₂，……，９₁₆を通過し（以下、この状態をアンロック状態という）、バッファ６には、メモリセルアレイ２から読み出されたデータそのものが保持されることになる。

このようにして、この第１の実施形態のメモリセルアレイは、ロックレジスタ８がセットされると、バッファ６へのデータが全ビット“０”となるロック状態に設定され、ロックレジスタ８がリセットされると、バッファ６へメモリセルアレイ２から読み出されたデータそのものが供給されるアンロック状態となる。従って、ロックレジスタ８をセットしてユニバーサルメモリをロック状態とすることにより、メモリセルアレイ２、従って、ユニバーサルメモリ１のデータを保護することができる。

図３は図１におけるセット信号発生部１１の一具体例を示すブロック図であって、１１は比較器であり、図１に対応する部分には同一符号を付けている。

同図において、比較器１１は電源電圧ＶＤＤと接地電圧ＶＳＳとを比較しながらこの電源電圧ＶＤＤを監視しており、これら電源電圧ＶＤＤと接地電圧ＶＳＳとの電位差が予め決められた閾値よりも小さくなったとき、セット信号Ｓを出力する。これにより、ロックレジスタ８がセットされ、ユニバーサルメモリ１はロック状態に設定される。

これにより、このユニバーサルメモリ１をメインメモリやワーキングメモリとして用いた情報処理装置がパワーオフすると、あるいは、このユニバーサルメモリ１あるいはかかるユニバーサルメモリ１の複数個からなるユニバーサルメモリモジュールが情報処理装置から引き抜かれると、このユニバーサルメモリ１あるいはユニバーサルメモリモジュールは、認証技術によらずに、自動的にメモリセルアレイ２でのデータが保護された状態となる。

なお、ユニバーサルメモリ１のＬＳＩ内に、キャパシタを設け、このキャパシタに電源から給電し、電源電圧ＶＤＤをこのキャパシタの充電電圧ＶＣＣと比較して、電源電圧ＶＤＤがこの充電電圧ＶＣＣに対して予め決められた閾値よりも低くなったとき（即ち、パワーオフしたとき）、比較器１２がセット信号Ｓを出力してロックレジスタ８をセットするようにしてもよい。

図４は図１におけるセット信号発生部１１の他の具体例を示すブロック図であって、１３はＥｘＯＲ（排他的ＯＲ）回路、１４は遅延回路であり、図１に対応する部分には同一符号を付けている。

同図において、ユニバーサルメモリ１のＬＳＩにロックピン（図示せず）を設け、このロックピンから入力されるロック信号とこれを遅延回路１４で所定時間遅延した遅延信号とをＥｘＯＲ回路１３で比較しながら、このロック信号の変化を監視している。ユニバーサルメモリ１が情報処理装置に装着されているとき、ロックピンからは一定電位のロック信号が入力され、ユニバーサルメモリ１からなるユニバーサルモジュールが情報処理装置から外れると（情報処理装置に設けられたソケットから外されると）、このロック信号が遮断される。

ＥｘＯＲ回路１３はこのロックピンから入力されるロック信号の変化、即ち、立ち上がりまたは立ち下がり変化（エッジ）を検出するものであって、ロックピンから入力されるロック信号が遅延回路１４からの遅延信号と異なる値になると、セット信号Ｓを出力する。

一方、図１におけるリセット信号発生部１１としては、メモリセルアレイのデータが記憶される全てのメモリセルを初期化するためのクリアオール（CLRALL）コマンドを利用する方法がある。これは、ユニバーサルメモリ１のＬＳＩがクリアオールコマンドを受け付けると、このクリアオールコマンドによってメモリセルアレイ２内のデータが記憶される全メモリセルを初期化し、このクリアオールコマンドまたはこれに応じた信号がリセット信号発生部１１に供給される。リセット信号発生部１１では、ユニバーサルメモリ１での上記の初期化の直後、リセット信号Ｒを発生する。

かかるクリアオールコマンドは、ユニバーサルメモリ１を用いたユニバーサルメモリモジュールがメモリ製造メーカから装置メーカに渡った場合や装置メーカからユーザに渡った場合、情報処理装置から挿抜された場合など、かかるメモリを取り扱う者が変わった場合にだけ発行されるものであって、通常のパワーオン／オフなどでは発行しないようにする。これにより、ユニバーサルメモリモジュールの不揮発性を有効に活用することができる。

また、図３及び図４においては、ロックレジスタ８は常時アンロック状態に有り、上記のように、ユニバーサルメモリ１からなるユニバーサルメモリモジュールが情報処理装置に設けられたソケットから外されると、これによってセット信号Ｓが発生され、ロックレジスタ８によってユニバーサルメモリ１がロック状態に設定される。このため、第３者によって外されたユニバーサルメモリモジュールが取り外され、別の情報処理装置に装着して使用しようとしても、このロック状態が解除されない限り、このユニバーサルメモリモジュールのデータが盗み出されることもなく、また、この他の情報処理装置がクリアオールコマンドを発生する構成をなしている場合には、これによってユニバーサルメモリモジュールでのユニバーサルメモリ１が初期化されてしまうので、他の情報処理装置によるデータの盗難を考慮する必要がない。このため、ユニバーサルメモリモジュールが該当する情報処理装置で使用されるときのデータの保護のみを考慮すればよく、これは、従来のＢＩＯＳパスワードなどによる認証を用いることによってデータの安全性を確保することができる。

図５は図１におけるロックレジスタ８のセット信号発生部１０，リセット信号発生部１１のさらに他の具体例を示すブロック図であって、１５はキーレジスタ、１６，１７はバッファ、１８は比較器、１９はＯＲ回路、２０は制御論理部であり、図１に対応する部分には同一符号を付けている。

この具体例は、ユニバーサルメモリ１にロックレジスタ８のセット，リセットのための認証機構を設け、新たにロックコマンドとアンロックコマンドとを設けることにより、ロックレジスタ８のセット，リセットが行なわれるようにしたものである。

図５において、ロックレジスタ８をセットするセット信号Ｓは、ロックコマンドに応じて発生される信号Lock_cmdである。このロックコマンドは、例えば、プログラムからのロック指示によって発生し、これにより、制御論理部２０からロックレジスタ８をセットするロックコマンド信号が発生する。また、このロックコマンドとともにバーストライトコマンドと同様のバスシーケンスで送られてくるデータがバッファ１６に保持され、このデータがキーワードとしてキーレジスタ１５に格納される。かかる状態で、ユニバーサルメモリ１はロック状態に保持される。

ユニバーサルメモリ１のロック状態を解除する場合には、プログラムからのアンロック指示に伴ってアンロックコマンドが発生され、このアンロックコマンドとともにバーストライトシーケンスで転送されてくるデータがバッファ１７に保持され、比較器１８でキーレジスタ１５のキーデータと比較される。ここで、このアンロックコマンドとともに転送されてくるデータがキーレジスタ１５に格納されているキーデータと同じものであれば、従って、ユニバーサルメモリ１がロック状態にあるとき、アンロックコマンドとともに送られてくるデータがバッファ１７に保持されると、このデータがキーレジスタ１５のキーデータと一致することになり、これにより、比較器１８からリセット信号Ｒ１が出力される。このリセット信号Ｒ１はＯＲ回路１９を介して、リセット信号Ｒとしてロックレジスタ８に供給され、このロックレジスタ８をリセットする。これにより、ユニバーサルメモリ１がロック解除される。

また、メモリセルアレイ２（図１）の全データを初期化する上記のクリアオール（CLRALL）コマンドがあると、制御論理部２０はこのクリアコマンドを受けたことを示すクリアオールコマンド信号Clrall-cmdを出力し、これがＯＲ回路１９を介して、リセット信号Ｒとしてロックレジスタ８に転送される。これによってもロックレジスタ８はリセットされ、ユニバーサルメモリ１のロック状態が解除される。

なお、かかる構成の第１の実施形態において、ロックコマンドでしかユニバーサルメモリ１をロック状態（即ち、ロックレジスタ８をセット状態）にすることができない場合には、突然パワーダウン（電源オフ）があると、ロックコマンドを発生することができず、ユニバーサルメモリ１のデータを保護することができない可能性がある。このためには、バッテリバックアップされたサブ電源、あるいは、パワーダウンしても、ロックコマンドを受けるに充分な時間電力の供給が可能なキャパシタなどを、ユニバーサルメモリやユニバーサルメモリモジュールを搭載した情報処理装置に設けることが望ましい。装置に設計上の制約を課さないためには、上記のように、ロックコマンドによってロックレジスタ８にセット信号Ｓを供する構成に加え、パワーダウンを検出すると直ちにロックレジスタ８をセット状態にする図３または図４に示すセット信号発生部１０も併用することが望ましい。 また、ロックコマンド，アンロックコマンドとともに転送されてくるデータを保持するバッファ１６，１７としては、図１におけるバッファ６を兼用してもよい。

さらに他の具体例としては、情報処理装置に指紋認証装置や顔認証装置などの認証手段を設け、少なくとも情報処理装置が使用されておらず、そのユニバーサルメモリやユニバーサルメモリモジュールが待機状態にあるときには、ロック状態、かつかかる認証手段が可動状態にあるようにし、操作者がこの情報処理装置に対して操作をする前にこの認識装置により操作者を認識し、認識手段が正規の操作者であることを認識すると、アンロックコマンドを発行するようにしてもよい。これによっても、ユニバーサルメモリあるいはユニバーサルメモリモジュール内のデータを保護することができる。

かかる具体例では、ユーザの指示により、コンピュータシステムの運用を終了するシャットダウンや節電のためにコンピュータを停止させて待機状態にするスリープモード，節電のために、タスクを停止し、作業中のデータをメモリに保管して電源をオフするサスペンドモードなどへ移行したとき、キーボードやマウス操作が一定時間行なわれなかったとき、バッテリ切れや停電による電源の異常時、あるいはメモリモジュールの取り外しや個人認証用のチップ，カードの取り外し時に、上記の認証手段が可動するようにする。

図６は本発明によるユニバーサルメモリモジュールの一実施形態を示す構成図であって、１Ａ，１Ｂ，１Ｃ，１Ｄは本発明によるユニバーサルメモリのＬＳＩ（メモリＬＳＩ）、２１はこの実施形態のユニバーサルメモリモジュール、２２は圧電素子、２３はロック信号線、２４は基板、２５はソケット差し込み部である。

同図において、共通の基板２４に複数個、ここでは、４個のメモリＬＳＩ１Ａ，１Ｂ，１Ｃ，１Ｄを搭載してユニバーサルメモリモジュール２１が形成されている。この基板２４には、図示しない情報処理装置に設けられたソケットに差し込み、ユニバーサルメモリモジュール２１をこの情報処理装置に着脱可能に装着するためのソケット差し込み部２２が設けられており、このソケット差し込み部２２の一部に圧電素子２２が埋め込まれている。

基板２４のソケット差し込み部２５を情報処理装置に設けられている図示していないソケットに差し込んだ状態とこのソケットから抜き取った状態とで圧電素子２２に加わる圧力に変化が生じ、これにより、圧電素子２２から出力される電流に変化が生ずる。この出力信号をロック信号として、ロック信号線２３を介し、メモリＬＳＩ１Ａ，１Ｂ，１Ｃ，１Ｄに夫々供給している。

これらメモリＬＳＩ１Ａ，１Ｂ，１Ｃ，１Ｄは夫々、例えば、図４に示す構成のセット信号発生部１０を備えており、ロックピンから入力されたこのロック信号から、先に説明したようにして、基板２４のソケット差し込み部２５がソケットから抜き取られたときの変化を検出してロックレジスタ８のセット信号Ｓを生成する。

このようにして、基板２４のソケット差し込み部２５をソケットから抜き取り、ユニバーサルメモリモジュール２１を情報処理装置（図示せず）から取り外すと、夫々のメモリＬＳＩにおいて、ユニバーサルメモリ１（図１）からデータを読み出すことができないロック状態となる。

なお、このようにしてロック状態に設定されているメモリＬＳＩ１Ａ，１Ｂ，１Ｃ，１Ｄをロック解除するためには、例えば、先に説明したクリアオールコマンドを用いる方法を適用する。

かかるユニバーサルメモリモジュール２１については、勿論、図３に示すセット信号発生部１０を用いることもできるし、また、図５に示すように、セット信号Ｓの発生手段や認証によるリセット信号Ｒの発生手段を用いることもできる。

次に、認証なしにアクセス可能なメモリ領域（これを、以下、自由アクセス領域という）を設定できるようにした本発明によるユニバーサルメモリやユニバーサルメモリモジュール及びこれを用いた情報処理装置の第２の実施形態について説明する。

この第２の実施形態は、ユニバーサルメモリあるいはユニバーサルメモリモジュールの所定領域に認証なしにアクセスすることができる自由アクセス領域を設定可能とするものであり、ユニバーサルメモリを例にして、これを図７によって概略的に説明する。

同図において、ユニバーサルメモリ１のメモリ領域１ａでは、データが１バイト（＝８ビット）単位で記憶されるものであり、かかるバイト単位のバイトデータ毎にアドレスが割り当てられている。ここで、このメモリ領域１ａの図面上横方向のビットの列を行とし、１行でのビット数を８ｍ（但し、ｍは正整数）とすると、１行当たりｍ個のバイトデータが格納できることになり、夫々のバイトデータ毎にアドレスが割り当てられるから、ｍ個のアドレスが割り当てられることになる。かかるアドレスのうち、特に、各行の先頭のバイトデータに割り当てられるアドレスを行アドレスと呼ぶことにして、図示するように、このメモリ領域１ａでの最下位のアドレスをＡmin（＝０）、最上位のアドレスをＡmaxとする。

この実施形態では、かかるメモリ領域１ａに認証なしにアクセスが可能な自由アクセス領域を設定するものである。ここでは、図示するように、最下位のアドレスＡmin側のこのアドレスＡminを含む所定領域（アドレスＡmin〜Ａ_FLの領域）に自由アクセス領域２６ａを設定し、アドレスが上位側の最上位アドレスＡmaxを含む所定領域（アドレスＡ_FU〜Ａmaxの領域）に自由アクセス領域２６ｂを設定するものである。かかる自由アクセス領域２６ａ，２６ｂでは、認証なしにアクセスが可能であるから、パワーオン直後直ちにアクセスすることができ、使用することができる。勿論、自由アクセス領域２６ａ，２６ｂのいずれか一方を設定するものであってもよい。

図８は本発明によるユニバーサルメモリのかかる第２の実施形態の要部、即ち、自由アクセス領域の設定手段の一具体例を示すブロック構成図であって、２７ＬはＬ−ＭＡＳＫ（下位アドレス側マスク）レジスタ、２７ＵはＵ−ＭＡＳＫ（上位アドレス側マスク）レジスタ、２８Ｌ₁，２８Ｌ₂，……，２８Ｌ₁₂、２８Ｕ₁，２８Ｕ₂，……，２８Ｕ₁₂はアンドゲート、２９Ｌ，２９ＵはＮＯＲゲート、３０Ｌ，３０Ｕはアンドゲート、３１はＯＲゲートであり、８は前出のロックレジスタである。

同図において、Ｌ−ＭＡＳＫレジスタ２７Ｌは不揮発性のレジスタであって、ユニバーサルメモリ１のメモリセルアレイ２（図１）での最下位のアドレス側に、図７に示す自由アクセス領域２６ａを設定するためのものであり、また、Ｕ−ＭＡＳＫレジスタ２７Ｕも不揮発性のレジスタであって、同じくメモリセルアレイ２（図１）での最上位のアドレス側に、図７に示す自由アクセス領域２６ｂを設定するためのものである。これらＬ−ＭＡＳＫレジスタ２７Ｌ，Ｕ−ＭＡＳＫレジスタ２７Ｕは夫々、“１”または“０”のビット１５，１４，……，０の１６ビットのデータ（以下、Ｌ−ＭＡＳＫデータ，Ｕ−ＭＡＳＫデータという）が格納されるものであり、特に、ビット０は自由アクセス領域を設定するか否かを決める領域設定ビット、即ち、ＬＭＥビット（Ｌ−ＭＡＳＫレジスタ２７Ｌの場合）、ＵＭＥビット（Ｕ−ＭＡＳＫレジスタ２７Ｕの場合）として用いる。なお、ビット１５からビット１までのうちのビット３，２，１は“０”ビットに設定されている。

また、Ｌ−ＭＡＳＫレジスタ２７Ｌ，Ｕ−ＭＡＳＫレジスタ２７Ｕでのビット１５からビット４までの１２ビットの領域は夫々、自由アクセス領域２６ａ，２６ｂの範囲を規定するデータが格納されるＬ−ＭＡＳＫフィールド，Ｕ−ＭＡＳＫフィールドである。かかるデータを、以下、Ｌ−ＭＡＳＫフィールドデータ，Ｕ−ＭＡＳＫフィールドデータという。最下位アドレスＡmin側の自由アクセス領域２６ａのアドレスは最上位側のビットが“０”であり、また、最上位アドレスＡmax側の自由アクセス領域２６ｂのアドレスは最上位側のビットが“１”である。このことを利用してＬ−ＭＡＳＫフィールドデータ，Ｕ−ＭＡＳＫフィールドデータが決められるものであり、これにより、自由アクセス領域２６ａ，２６ｂが所望とするものに規定される。

ここで、図８においては、Ｌ−ＭＡＳＫレジスタ２７Ｌ，Ｕ−ＭＡＳＫレジスタ２７Ｕでのビットｉ（但し、ｉ＝０，１，２，……，１５）をＬ−ＭＡＳＫビット（ｉ），Ｕ−ＭＡＳＫビット（ｉ）と表現し、ビットｍからビットｎ（但し、ｍ，ｎ＝０，１，２，……，１５：ｍ≦ｎ）までをＬ−ＭＡＳＫビット（ｍ：ｎ），Ｕ−ＭＡＳＫビット（ｍ：ｎ）と表現する。Ｌ−ＭＡＳＫビット（１５），Ｕ−ＭＡＳＫビット（１５）は最上位ビットである。また、Ｌ−ＭＡＳＫフィールドデータ（１５：４），Ｕ−ＭＡＳＫフィールドデータは夫々、Ｌ−ＭＡＳＫフィールドデータ（１５：４），Ｕ−ＭＡＳＫフィールドデータ（１５：４）で表わされる。

なお、ＲＡはＣＰＵからユニバーサルメモリ１（図７）をアクセスするアドレスの一部（ＲＡＳアドレス：行アドレス）であり、その上位１２ビット（これをＲＡ（１１：０）で表現する）が自由アクセス領域２６ａ，２６ｂのアドレスであるか否かの判定に用いられる。なお、アドレスＲ（１１：０）の各ビットを、その上位から順に、ＲＡビット（１１），（１０），……，（０）と表現する。従って、ＲＡビット（１１）がその最上位ビット、ＲＡビット（０）が最上位ビットから１２番目のビットであって、Ｌ−ＭＡＳＫレジスタ２７ＬのＬ−ＭＡＳＫフィールド，Ｕ−ＭＡＳＫレジスタ２７のＵ−ＭＡＳＫフィールド夫々でのビットと対応付けている。

以下、まず、Ｌ−ＭＡＳＫレジスタ２７Ｌのデータを用いることによる、入力アドレスＲＡがメモリ領域１ａ（図７）での最下位アドレス側の自由アクセス領域２６ａ内のアドレスであるか否かの判定動作について説明する。

Ｌ−ＭＡＳＫレジスタ２７Ｌからは、そこに格納されている全１６ビットのＬ−ＭＡＳＫビット（１５：０）が読み出され、自由アクセス領域２６ａを設定するか否かを決めるＬＭＥビット、即ち、Ｌ−ＭＡＳＫビット（０）がアンドゲート３０Ｌに供給され、Ｌ−ＭＡＳＫフィールドからのＬ−ＭＡＳＫビット（１５），（１４），……，（４）が夫々別々のアンドゲート２８Ｌ₁，２８Ｌ₂，……，２８Ｌ₁₂に供給されている。

ここで、Ｌ−ＭＡＳＫビット（０）、即ち、ＬＭＥビットが“０”ビットである場合には、アンドゲート３０Ｌの出力Ｌ−Ｆｒｅｅも“０”となる。このアンドゲート３０Ｌの出力Ｌ−Ｆｒｅｅとロックレジスタ８が出力するロック・アンロック信号Ｌ／ＵとはＯＲゲート３１に供給されており、アンドゲート３０の出力Ｌ−Ｆｒｅｅが“０”となると、ロックレジスタ８から出力されるロック・アンロック信号Ｌ／ＵがＯＲゲート３１を介して図１に示すアンドゲート９₁，９₂，……，９₁₆に供給される。従って、先に説明したように、このロック・アンロック信号Ｌ／Ｕに応じた動作が行なわれることになる。

パワーオンなどとともに、入力行アドレスＲＡが生成され、その上位１２ビットのＲＡビット（１１：０）が入力されると、その最上位ビットのＲＡビット（１１）はＬ−ＭＡＳＫビット（１５）と同じアンドゲート２８Ｌ₁に供給され、次に上位のＲＡビット（１０）はＬ−ＭＡＳＫビット（１４）と同じアンドゲート２８Ｌ₂に供給され、……、最上位の１２番目のビットのＲＡビット（０）はＬ−ＭＡＳＫビット（４）と同じアンドゲート２８Ｌ₁₂に供給される。入力行アドレスＲＡの上位１２ビットのＲＡビット（１１：０）が夫々、Ｌ−ＭＡＳＫレジスタ２７ＬのＬ−ＭＡＳＫフィールドに格納されているＬ−ＭＡＳＫビット（１５：４）とがビット毎にアンド処理される。

ここで、最下位ビットＡmin側の自由アクセス領域２６ａでのアドレスは、この自由アクセス領域２６ａの大きさに応じた上位ｎビットが“０”であり、それより下位のビットが“１”または“０”である。このことから、Ｌ−ＭＡＳＫレジスタ２７ＬのＬ−ＭＡＳＫフィールドデータ（１５：４）としては、そのビット１５を含む上位ｎビットを“１”とし、それより下位のビット４までを全て“０”に設定する。

Ｌ−ＭＡＳＫフィールドデータ（１５：４）をこのように設定することにより、アンドゲート２８Ｌ₁，２８Ｌ₂，……，２８Ｌ₁₂の出力は全て“０”（all zero（オールゼロ））となり、自由アクセス領域２６ａから外れた行アドレスであるときには、アンドゲート２８Ｌ₁，２８Ｌ₂，……，２８Ｌ₁₂の出力の少なくとも１つが“１”となる。

アンドゲート２８Ｌ₁，２８Ｌ₂，……，２８Ｌ₁₂の出力はＮＯＲゲート２９Ｌに供給されるが、アンドゲート２８Ｌ₁，２８Ｌ₂，……，２８Ｌ₁₂の出力がall zeroである場合には、ＮＯＲゲート２９Ｌの出力は“１”なり、アンドゲート２８Ｌ₁，２８Ｌ₂，……，２８Ｌ₁₂の出力の少なくともいずれか１つが“１”となると、ＮＯＲゲート２９Ｌの出力は“０”となる。

かかる状態で、Ｌ−ＭＡＳＫビット（０）、即ち、ＬＭＥビットが“１”である場合には、アンドゲート３０Ｌの出力Ｌ−Ｆｒｅｅも“１”となるから、ＯＲゲート３１の出力も、ロックレジスタ８から出力されるロック・アンロック信号Ｌ／Ｕが“１”であっても、また、“０”であっても、“１”となり、ロックレジスタ８から“１”のロック・アンロック信号Ｌ／Ｕに“１”が出力されているのと同じ状態となって、ユニバーサルメモリ１はアンロック状態に保持される。

このようにして、入力行アドレスＲＡにより、ユニバーサルメモリ１でのＬ−ＭＡＳＫレジスタ２７ＬのＬ−ＭＡＳＫデータによって設定される自由アクセス領域２６ａが、認証なしに、アクセスできることになる。

入力行アドレスＲＡの上位１２ＲＡビット（１１：０）がＬ−ＭＡＳＫビット（１５：４）で規定される自由アクセス領域２６ａのアドレスでない場合には、アンドゲート２８Ｌ₁，２８Ｌ₂，……，２８Ｌ₁₂のいずれかの出力が“１”となるから、アンドゲート３０Ｌの出力Ｌ−Ｆｒｅｅも“０”となり、このとき、アンドゲート３０Ｌの出力Ｌ−Ｆｒｅｅも“０”であれば、ＯＲゲート３１の出力はロックレジスタ８から出力されるロック・アンロック信号Ｌ／Ｕとなる。従って、このロック・アンロック信号Ｌ／Ｕが“０”であれば、この入力行アドレスＲＡでユニバーサルメモリ１をアクセスすることができないことになる。

次に、Ｕ−ＭＡＳＫレジスタ２７Ｕのデータを用いることによる、入力行アドレスＲＡがメモリ領域１ａ（図７）での最上位行アドレス側の自由アクセス領域２６ｂ内のアドレスであるか否かの判定動作について説明する。

Ｌ−ＭＡＳＫレジスタ２７Ｕからは、そこに格納されている全１６ビットのＵ−ＭＡＳＫビット（１５：０）が読み出され、自由アクセス領域２６ｂを設定するか否かを決めるＵＭＥビット、即ち、Ｕ−ＭＡＳＫビット（０）がアンドゲート３０Ｕに供給され、Ｕ−ＭＡＳＫフィールドからのＵ−ＭＡＳＫビット（１５），（１４），……，（４）が夫々別々のアンドゲート２８Ｕ₁，２８Ｕ₂，……，２８Ｕ₁₂に供給されている。

ここで、Ｕ−ＭＡＳＫビット（０）、即ち、ＵＭＥビットが“０”である場合には、アンドゲート３０Ｕの出力Ｕ−Ｆｒｅｅも“０”となる。このアンドゲート３０Ｕの出力Ｕ−Ｆｒｅｅが、アンドゲート３０Ｌの出力Ｌ−Ｆｒｅｅやロックレジスタ８が出力するロック・アンロック信号Ｌ／Ｕとともに、ＯＲゲート３１に供給されており、アンドゲート３０Ｕの出力Ｕ−Ｆｒｅｅとアンドゲート３０Ｌの出力Ｌ−Ｆｒｅｅとが“０”となると、ロックレジスタ８から出力されるロック・アンロック信号Ｌ／ＵがＯＲゲート３１を介して図１に示すアンドゲート９₁，９₂，……，９₁₆に供給される。従って、先に説明したように、このロック・アンロック信号Ｌ／Ｕに応じた動作が行なわれることになる。

パワーオンなどとともに、入力行アドレスＲＡが生成され、その上位１２ビットのＲＡビット（１１：０）が入力されると、その最上位ビットのＲＡビット（１１）は反転されてＵ−ＭＡＳＫビット（１５）と同じアンドゲート２８Ｕ₁に供給され、次に上位のＲＡビット（１０）は反転されてＵ−ＭＡＳＫビット（１４）と同じアンドゲート２８Ｕ₂に供給され、……、最上位の１２番目のビットのＲＡビット（０）は反転されてＵ−ＭＡＳＫビット（４）と同じアンドゲート２８Ｕ₁₂に供給される。これにより、入力行アドレスＲＡの上位１２ビットのＲＡビット（１１：０）が夫々反転されて、Ｕ−ＭＡＳＫレジスタ２７ＵのＵ−ＭＡＳＫフィールドに格納されているＵ−ＭＡＳＫフィールドデータ（１５：４）とがビット毎にアンド処理される。

ここで、最上位ビットＡmax側の自由アクセス領域２６ｂでのアドレスは、この自由アクセス領域２６ｂの大きさに応じた上位ｎ’ビットが“１”であり、それより下位のビットが“１”または“０”である。このことから、Ｕ−ＭＡＳＫレジスタ２７ＵのＵ−ＭＡＳＫフィールドデータ（１５：４）としては、そのビット１５を含む上位ｎ’ビットを“１”とし、それより下位のビット４までを全て“０”とする。

Ｕ−ＭＡＳＫフィールドデータ（１５：４）をこのように設定することにより、ＲＡビット（１１：０）の全てのビットが反転されてアンドゲート２８Ｕ₁，２８Ｕ₂，……，２８Ｕ₁₂に供給されるものであり、アンドゲート２８Ｕ₁，２８Ｕ₂，……，２８Ｕ₁₂の出力は全て“０”（all zero（オールゼロ））となり、自由アクセス領域２６ａから外れた行アドレスであるときには、アンドゲート２８Ｕ₁，２８Ｕ₂，……，２８Ｕ₁₂の出力の少なくとも１つが“１”となる。

アンドゲート２８Ｕ₁，２８Ｕ₂，……，２８Ｕ₁₂の出力はＮＯＲゲート２９Ｕに供給されるが、アンドゲート２８Ｕ₁，２８Ｕ₂，……，２８Ｕ₁₂の出力がall zeroである場合には、ＮＯＲゲート２９Ｕの出力は“１”なり、アンドゲート２８Ｕ₁，２８Ｕ₂，……，２８Ｕ₁₂の出力の少なくともいずれか１つが“１”となると、ＮＯＲゲート２９Ｕの出力は“０”となる。

かかる状態で、Ｕ−ＭＡＳＫビット（０）、即ち、ＵＭＥビットが“１”である場合には、アンドゲート３０Ｕの出力Ｕ−Ｆｒｅｅも“１”となるから、ＯＲゲート３１の出力も、ロックレジスタ８から出力されるロック・アンロック信号Ｌ／Ｕが“１”であっても、また、“０”であっても、“１”であり、ロックレジスタ８から“１”のロック・アンロック信号Ｌ／Ｕが出力されているのと同じ状態となって、ユニバーサルメモリ１はアンロック状態に保持される。

このようにして、入力行アドレスＲＡにより、ユニバーサルメモリ１でのＵ−ＭＡＳＫレジスタ２７ＵのＵ−ＭＡＳＫフィールドデータによって設定される自由アクセス領域２６ｂが、認証なしに、アクセスできることになる。

入力行アドレスＲＡの上位１２ＲＡビット（１１：０）がＵ−ＭＡＳＫビット（１５：４）で規定される自由アクセス領域２６ａのアドレスでない場合には、アンドゲート２８Ｕ₁，２８Ｕ₂，……，２８Ｕ₁₂のいずれかの出力が“１”となるから、ＮＯＲゲート２９Ｕの出力やアンドゲート３０Ｕの出力Ｕ−Ｆｒｅｅが“０”となり、このとき、アンドゲート３０Ｕの出力Ｕ−Ｆｒｅｅも“０”であれば、ＯＲゲート３１の出力はロックレジスタ８から出力されるロック・アンロック信号Ｌ／Ｕとなる。従って、このロック・アンロック信号Ｌ／Ｕが“０”であれば、この入力行アドレスＲＡでユニバーサルメモリ１をアクセスすることができないことになる。

このようにして、自由アクセス領域２６ａ，２６ｂのアクセスが電源の投入から可能となり、これら以外のメモリ領域では、それをアクセスするのに認証が必要となる。このことは、複数のユニバーサルメモリモジュールを結合してメモリを構成する場合についても同様である。この場合、これらユニバーサルメモリモジュール毎に図８に示す自由アクセス領域設定手段が設けられているが、自由アクセス領域を設定しないユニバーサルメモリモジュールでは、Ｌ−ＭＡＳＫレジスタ２７ＬのＬＭＥデータやＵ−ＭＡＳＫレジスタ２７ＵのＵＭＥデータを“０”とすればよい。

図９は本発明によるユニバーサルメモリモジュールを用いた情報処理装置の第１の実施形態の要部を示すブロック構成図であって、３２はメモリ装置、３２ａ，３２ｂはユニバーサルメモリモジュール、３３はＣＰＵ（中央処理装置）、３４はメモリ制御部、３５はデータバスである。ここで、メモリ装置３２が図１７でのユニバーサルメモリ装置１０２に相当するものである。後述する他の実施形態についても同様である。

同図において、データ幅６４ビットで６４Ｍバイトの２つのユニバーサルメモリモジュール３２ａ，３２ｂが、データ幅６４ビットのデータバス３５により、データＤをデータ幅６４ビットで処理するＣＰＵ３３と接続されており、これらユニバーサルメモリモジュール３２ａ，３２ｂにより、データなどを格納するデータ幅６４ビット，１２８Ｍバイトのメモリ装置３２が構成されている。かかるメモリ装置３２を形成するユニバーサルメモリモジュール３２ａ，３２ｂの３２ビットのアドレスＡ（３１：０）はＣＰＵ３３から出力され、メモリ制御部３４でユニバーサルメモリモジュール３２ａ，３２ｂのコマンドとアドレスに変換される。かかるコマンドはユニバーサルメモリモジュール３２ａ，３２ｂの制御ピンＣＳ＃，ＲＡＳ＃，ＣＡＳ＃，……に与えられ、アドレスの最上位ビットはユニバーサルメモリモジュール３２ａ，３２ｂのいずれか一方を選択する制御ピンＣＳ＃のコマンド（ＣＳ（チップ・セレクト））として用いられる。アドレスはアドレスピンＡ（１１：０）とバンクアドレスピンＢＡ（１：０）に夫々与えられる。

なお、これらユニバーサルメモリモジュール３２ａ，３２ｂに夫々、図８に示す自由アクセス領域設定手段が設けられている。

また、このアドレスピンＡ（１１：０）に与えられるアドレスが、図８に示す上位１２ビットの入力行アドレスＲＡビット（１１：０）として図８に示す自由アクセス領域判定手段にも使用される。

ここで、ユニバーサルメモリモジュール３２ａは、Ｉ／Ｏピン数が１６個で１６Ｍバイトのユニバーサルメモリを４個、列方向（図７での横方向）に配列したものであり、Ｉ／Ｏピン数が１６×４＝６４個（即ち、データ幅が６４ビット）で６４Ｍバイトのメモリモジュールである。同様にして、ユニバーサルメモリモジュール３２ｂも、Ｉ／Ｏピン数が１６個で６４Ｍバイトのユニバーサルメモリを４個、列方向に配列したものであり、Ｉ／Ｏピン数が１６×４＝６４個（即ち、データ幅が６４ビット）で６４Ｍバイトのメモリモジュールである。これらユニバーサルメモリモジュール３２ａ，３２ｂは、図１０に示すように、行方向（縦方向）に配列されるように組み合わされ、データ幅が６４ビットで、１２８Ｍバイトのメモリ装置３２が形成される。

かかるユニバーサルメモリモジュール３２ａ，３２ｂでは、上記のように、バイトデータ毎に割り当てられるアドレスが用いられる。ユニバーサルメモリモジュール３２ａ，３２ｂからなるユニバーサルメモリモジュール３２はデータ幅が６４ビットであるから、行毎に６４ビット÷８ビット＝８バイト分のアドレスが割り当てられることになる。

なお、図１０において、ユニバーサルメモリモジュール３２ａ，３２ｂでの破線で区切られる領域は夫々、これらモジュール３２ａ，３２ｂを構成する上記のＩ／Ｏピン数が１６個で１６Ｍバイトのユニバーサルメモリを表わすものである。

このメモリ装置３２では、１２８Ｍバイト÷８ビット＝１２８Ｍ個のバイトデータが可能であり、夫々毎にアドレスが割り当てられるから、設定されるアドレスは１６進法（０ｘ）で８桁、３２ビットからなり、「0x00000000」から「0x07FFFFF」までとしている。従って、このユニバーサルメモリモジュール３２の最下位アドレスＡminは「0x00000000」であり、最上位アドレスＡmaxは「0x07FFFFF」である。なお、ユニバーサルメモリモジュール３２ａには、「0x00000000」から「0x03FFFFF」までのアドレスが割り当てられ、ユニバーサルメモリモジュール３２ｂには、「0x04000000」から「0x07FFFFF」までのアドレスが割り当てられることになる。

ここで、メモリ装置３２の最下位アドレスＡmin側に、例えば、ワークメモリ用として、この最下位アドレスＡminから１Ｍバイトの容量の自由アクセス領域２６ａ（図７）を設定するものとすると、その上限のアドレスＡ_FLは「0x000FFFFF」であるから、この自由アクセス領域２６ａはアドレス「0x00000000」〜「0x000FFFFF」によって規定される。また、メモリ装置３２の最上位アドレスＡmax側に、例えば、ファームウェア用として、最上位アドレスＡmaxから８Ｍバイトの容量の自由アクセス領域２６ｂ（図７）を設定するものとすると、その下限のアドレスＡ_FUは「0x07800000」であるから、この自由アクセス領域２６ｂはアドレス「0x07800000」〜「0x07FFFFFF」によって規定される。

このように自由アクセス領域２６ａ，２６ｂを設定するために、図８に示す自由アクセス領域設定手段では、ユニバーサルメモリモジュール３２ａ，３２ｂ夫々のＬ−ＭＡＳＫレジスタ２７Ｌ，Ｕ−ＭＡＳＫレジスタ２７Ｕに次のような値のデータを設定する。

まず、最下位アドレスＡmin側の自由アクセス領域２６ａの設定について説明すると、このユニバーサルメモリモジュール３２ではアドレスの１６進数（Ox）の最上位桁「０」は用いない。また、アドレスの１６進数（Ox）の２番目に上位の桁の上から２番目のビットは、図９におけるＣＳ（チップセレクタ）に用いる。この自由アクセス領域２６ａのアドレスのかかるビット（ビット２６）は「０」であり、これはユニバーサルメモリモジュール３２ａを指定するものである。

ユニバーサルメモリユニット３２で最下位アドレスＡmin側の自由アクセス領域２６ａのアドレスは、「0x00000000」〜「0x000FFFFF」であるから、これらのアドレスは３２ビット（＝８桁×４ビット）のうち上位１２ビット（＝３桁×４ビット）が全て“０”である。即ち、“１”，“０”のいずれも取り得るビットをｘとすると、自由アクセス領域２６ａのアドレスは、
〔数１〕
｜0000｜0000｜0000｜xxxx｜xxxx｜xxxx｜xxxx｜xxxx｜
と表わすことができる。なお、かかるアドレスのビットは、その上位から順に、ビット３１，３０，２９，……，０となる。

因みに、ユニバーサルメモリユニット３２で最上位アドレスＡmax側の自由アクセス領域２６ｂのアドレスは、「0x07800000」〜「0x07FFFFFF」であるから、
〔数２〕
｜0000｜0111｜1xxx｜xxxx｜xxxx｜xxxx｜xxxx｜xxxx｜
と表わすことができる。

これら両者のアドレスでは、最上位桁（「0000」であって、いずれもビット３１〜２８は“０”である）は、メモリモジュールでは、使用されない。２番目に上位の桁では、
自由アクセス領域２６ａ：００００
自由アクセス領域２６ｂ：０１１１
であり、この桁での最上位のビット２７（ともに“０”）も使用しない。次に上位のビット２６は、自由アクセス領域２６ａで“０”、自由アクセス領域２６ｂで“１”であって、これをユニバーサルメモリモジュール３２ａ，３２ｂを選択するＣＳ（チップ・セレクト）に利用する。これらを除いたビット２５からビット０までの２６ビットがメモリモジュールに有効なアドレスであり、そのうちの上位１２ビット（ビット２５〜１４）を基に、自由アクセス領域２６ａ，２６ｂを規定するＬ−ＭＡＳＫフィールドデータ（１５：４），Ｕ−ＭＡＳＫフィールドデータ（１５：４）を設定するものである。

そこで、自由アクセス領域２６ａでの数１に示すアドレスについてみると、６４Ｍバイトのユニバーサルメモリモジュール３２ａでのアドレスの有効なビット数は、上記数１で表わされるアドレスのビット数３２から上記のビット３１〜２６の６ビットを差し引いた２６ビットである。また、この２６ビットの有効ビット数で１Ｍバイトの自由アクセス領域２６ａのアドレスを表わすと、
〔数３〕
00｜0000｜xxxx｜xxxx｜xxxx｜xxxx｜xxxx｜
となり、下位２０ビットが有効ビットということになる。従って、１Ｍバイトの自由アクセス領域２６ａのアドレスでは、上位６ビット（＝２６ビット−２０ビット）が全て“０”である。残りのビットは“１”または“０”である。

そこで、図８に示す自由アクセス領域設定手段において、有効ビット数が２６の入力行アドレスＲＡのうちの上位６ビットが全て“０”であるとき、この入力行アドレスＲＡは自由アドレス領域２６内のアドレスであることになり、これを判定するために、上記数３で表わされる自由アクセス領域２６ａのアドレスの“０”と固定される上位６ビットが“１”となるように、Ｌ−ＭＡＳＫレジスタ２７ＬのＬ−ＭＡＳＫフィールドデータを設定し、入力行アドレスＲＡとＬ−ＭＡＳＫフィールドデータとのビット毎のアンド処理結果がall zeroとなるようにするものである。ここで、上位６ビット以外の“ｘ”のビットは全て“０”とし、上位１２ビットを用いてＬ−ＭＡＳＫフィールドデータ（１５：４）とし、これに“１”のＬＭＥビットを含む４ビット「０００１」を下位側に付加して、Ｌ−ＭＡＳＫレジスタ２７Ｌに格納する。

従って、Ｌ−ＭＡＳＫレジスタ２７Ｌに格納されるデータは、
〔数４〕
｜1111｜1100｜0000｜0001｜＝OxFC01
となる。ここで、図８の説明と対応させて、左側の最上位ビットから順にビット１５，１４，……，４，……，０とする。ビット０がＬＭＥビットである。

このように、最下位アドレスＡmin側の自由アクセス領域２６ａに対して、数４のＬ−ＭＡＳＫフィールドデータ（１５：４）を設定することにより、上位６ビットが全て“０”であるとき、アンドゲート２８Ｌ₁，２８Ｌ₂，……，２８Ｌ₁₂はall zeroとなり、また、この上位６ビットのうちの１つでも“１”であるときには、アンドゲート２８Ｌ₁，２８Ｌ₂，……，２８Ｌ₁₂はall zeroとならない。これにより、入力行アドレスＲＡが自由アクセス領域２６ａ内のアドレスであるか否かを判定できることになる。

なお、以上はユニバーサルメモリユニットの全体の有効ビット数と自由アクセス領域の有効ビット数との差から、Ｌ−ＭＡＳＫフィールドデータ（１５：４）で“１”とする上位ビットを決定するものであったが、Ｕ−ＭＡＳＫフィールドデータ（１５：４）でも、後述するように、同様にして求めることができるものであるし、ユニバーサルメモリユニットの容量と自由アクセス領域の容量との比から、Ｌ−ＭＡＳＫフィールドデータ（１５：４），Ｕ−ＭＡＳＫフィールドデータ（１５：４）とでの“１”とする上位ビット数を決定することができる。例えば、上記ユニバーサルメモリモジュール３２ａの自由アクセス領域２６ａの場合、前者が６４Ｍバイト、後者が１Ｍバイトであるから、
１Ｍバイト／６４Ｍバイト＝１／６４＝２^-6
てあり、このべき数６が“１”とすべき上位のビット数を表わしている。

ここで、図１０に示すように、ユニバーサルメモリモジュール３２ａの上位ビット側には自由アクセス領域を設けないから、図８におけるＵ−ＭＡＳＫレジスタ２７Ｕに設定するデータは、ビット０のＵＭＥビットを“０”とするデータとする。ここでは、全てのビットを“０”とする。従って、このデータは Ox0000 である。

次に、ユニバーサルメモリモジュール３２ｂの上位の行アドレス側の８Ｍバイトの自由アクセス領域２６ｂについて説明する。

ユニバーサルメモリユニット３２で最上位アドレスＡmax側の自由アクセス領域２６ｂのアドレスは、「0x07800000」〜「0x07FFFFFF」であるから、上記のように、
〔数２〕
｜0000｜0111｜1xxx｜xxxx｜xxxx｜xxxx｜xxxx｜xxxx｜
と表わすことができる。ここで、上記のように、上位６ビットを除いた有効ビット数２６のアドレスは、
〔数５〕
11｜1xxx｜xxxx｜xxxx｜xxxx｜xxxx｜xxxx｜
で表わされる。自由アクセス領域２６ｂのアドレスの有効ビット数は２３ビットであるから、“１”は３ビット（＝２６ビット−２３ビット、あるいは８Ｍバイト／６４Ｍバイト＝１／８＝２^-3）である。従って、２６バットの入力行アドレスＲＡのうち、入力行アドレスＲＡ（１５：４）の上位３ビットが“１”である入力行アドレスＲＡがこの自由アクセス領域２６ｂのアドレスということになる。これを判定するために、上記数５で表わされる自由アクセス領域２６ｂのアドレスの“１”と固定される上位３ビットが“１”となるように、Ｕ−ＭＡＳＫレジスタ２７ＵのＵ−ＭＡＳＫフィールドデータを設定し、入力行アドレスＲＡの反転した各ビットとＵ−ＭＡＳＫフィールドデータの各ビットとの毎のアンド処理結果がall zeroとなるようにするものである。ここで、上位３ビット以外の“ｘ”ビットは全て“０”とし、上位１２ビットを用いてＵ−ＭＡＳＫフィールドデータ（１５：４）とし、これに“１”のＵＭＥビットを含む４ビット「０００１」を下位側に付加して、Ｕ−ＭＡＳＫレジスタ２７Ｕに格納する。

従って、Ｕ−ＭＡＳＫレジスタ２７Ｕに格納されるデータは、
〔数６〕
｜1110｜0000｜0000｜0001｜＝OxE001
となる。ここで、図８の説明と対応させて、左側の最上位ビットから順にビット１５，１４，……，４，……，０とする。ビット０がＵＭＥビットである。

このように、最下位アドレスＡmax側の自由アクセス領域２６ｂに対して、数６のＵ−ＭＡＳＫフィールドデータ（１５：４）を設定することにより、上位３ビットが全て“１”であるとき、アンドゲート２８Ｕ₁，２８Ｕ₂，……，２８Ｕ₁₂はall zeroとなり、また、この上位３ビットのうちの１つでも“０”であるときには、アンドゲート２８Ｕ₁，２８Ｕ₂，……，２８Ｕ₁₂はall zeroとならない。これにより、入力行アドレスＲＡが自由アクセス領域２６ｂ内のアドレスであるか否かを判定できることになる。

ここで、図１０に示すように、ユニバーサルメモリモジュール３２ｂの下位ビット側には自由アクセス領域を設けないから、図８におけるＬ−ＭＡＳＫレジスタ２７Ｌに設定するデータは、ビット０のＬＭＥビットを“０”とするデータとする。ここでは、全てのビットを“０”とする。従って、このデータは Ox0000 である。

以上のようにして、図９におけるユニバーサルメモリモジュール３２ａ，３２ｂに夫々自由アクセス領域２６ａ，２６ｂが設定されることになる。

図１１は以上にしてユニバーサルメモリモジュール３２ａ，３２ｂに対して設定されるＬ−ＭＡＳＫレジスタ２７ＬやＵ−ＭＡＳＫレジスタ２７Ｕのデータを示すものである。

図１２は本発明によるユニバーサルメモリモジュールとこれを用いた情報処理装置の第２の実施形態の要部を示すブロック構成図であって、図９に対応する部分には同一符号をつけて重複する説明を省略する。

同図において、この実施形態は、上記の構成をなすユニバーサルメモリモジュール３２ａ，３２ｂがその列方向に配列・組み合わされてデータ幅１２８ビットのデータバス３５に接続された構成をなしている。かかるユニバーサルメモリモジュール３２ａ，３２ｂからなるメモリ装置３２’では、１２８ビットのデータが入出力され、かかる１２８ビットのデータの上位６４ビットがユニバーサルメモリモジュール３２ａに割り当てられ、下位６４ビットがユニバーサルメモリモジュール３２ｂに割り当てられる。また、同じＣＳ（チップ・セレクト）が同時にユニバーサルメモリモジュール３２ａ，３２ｂに与えられる。従って、入力アドレスが同時にユニバーサルメモリモジュール３２ａ，３２ｂに作用することになる。なお、ユニバーサルメモリモジュール３２ａ，３２ｂには夫々、図８に示す自由アクセス領域設定手段が設けられている。

図１３はかかるメモリ装置３２’のメモリ構成を示すものであって、列方向に１２８ビットで、１２８Ｍバイトのメモリ容量である。各行でのアドレス数は１２８ビット／８ビット＝１６であり、全アドレス数は、図１０に示すメモリ装置３２と同様、「0x07FFFFFF」である。従って、ＣＰＵ３３から見たメモリ装置３２’のアドレスは「0x00000000」〜「0x07FFFFFF」である。図１３はこのＣＰＵ３３から見たメモリ装置３２’のアドレスを示している。これに対し、ユニバーサルメモリモジュール３２ａ，３２ｂ夫々のアドレス数は、ＣＰＵ３３から見たメモリ装置３２’のアドレス数の１／２の「0x03FFFFFF」であり、ユニバーサルメモリモジュール３２ａ，３２ｂ夫々のアドレスは「0x00000000」〜「0x03FFFFFF」である。即ち、ＣＰＵ３３から見たメモリ装置３２’のアドレスを下位側に１ビットシフトしたもの（１／２倍したもの）がユニバーサルメモリモジュール３２ａ，３２ｂ夫々のアドレスとなる。

ここで、この実施形態では、メモリ装置３２の最下位のアドレスＡmin側にユニバーサルメモリモジュール３２ａ，３２ｂで０．５Ｍバイトずつの１Ｍバイトの、例えば、ワークメモリ用の自由アクセス領域２６ａ₁，２６ａ₂が設定され、また、メモリ装置３２の最上位のアドレスＡmax側にユニバーサルメモリモジュール３２ａ，３２ｂで４Ｍバイトずつの８Ｍバイトの、例えば、ファームウェア用の自由アクセス領域２６ｂ₁，２６ｂ₂が設定されているものとする。

そこで、ユニバーサルメモリモジュール３２ａ，３２ｂに同時に入力アドレスＲＡが供給されて作用するから、０．５Ｍバイトの自由アクセス領域２６ａ₁，２６ａ₂のアドレスは夫々、「0x00000000」〜「0x0007FFFF」である。即ち、
〔数７〕
｜0000｜0000｜0000｜0xxx｜xxxx｜xxxx｜xxxx｜xxxx｜
で表わされる。従って、メモリモジュールで使用しない上位６ビットを除いた２６ビットは、
〔数８〕
00｜0000｜0xxx｜xxxx｜xxxx｜xxxx｜xxxx｜
であり、上位７ビットが“０”である。このことから、ユニバーサルメモリモジュール２６ａ₁，２６ａ₂に対する図８でのＬ−ＭＡＳＫレジスタ２７Ｌの設定データとしては、上記数８で“０”ビットを“１”ビットに変換し、“ｘ”ビットを“０”ビットに変換してその上位１２ビットに、ＬＭＥビットを“１”とする４ビットを下位に付加した数９に示す、
〔数９〕
1111｜1110｜0000｜000１｜＝ OxFE01
となる。なお、最下位の“１”は上記のＬＭＥビットである。

これをユニバーサルメモリモジュール３２ａ，３２ｂの容量６４Ｍバイトと自由アクセス領域２６ａ₁，２６ａ₂の容量１／２Ｍバイトとの比率で求めると、
０．５Ｍバイト÷６４Ｍバイト＝１／１２８＝２^-7
であるから、ユニバーサルメモリモジュール２６ａ₁，２６ａ₂に対する図８でのＬ−ＭＡＳＫレジスタ２７ＬのＬ−ＭＡＳＫレジスタ２７Ｌのデータは、その上位７ビットを“１”とする。

次に、図１３に示すユニバーサルメモリモジュール３２’での上位アドレス側の８ビットの自由アクセス領域２６ｂについて説明する。

メモリ装置３２の最上位のアドレスＡmax側にユニバーサルメモリモジュール３２ａ，３２ｂで４Ｍバイトずつ自由アクセス領域２６ｂ₁，２６ｂ₂が設定される。これらにも、同じ入力アドレスが供給されて作用するものであるから、４Ｍバイトの自由アクセス領域２６ｂ₁，２６ｂ₂のアドレスは夫々、「0x03CFFFFF」〜「0x03FFFFFF」である。即ち、
〔数１０〕
｜0000｜0011｜11xx｜xxxx｜xxxx｜xxxx｜xxxx｜xxxx｜
で表わされる。従って、メモリモジュールで使用しない上位６ビットを除いた２６ビットは、
〔数１１〕
11｜11xx｜xxxx｜xxxx｜xxxx｜xxxx｜xxxx｜
であり、上位４ビットが“１”である。このことから、ユニバーサルメモリモジュール２６ｂ₁，２６ｂ₂に対する図８でのＵ−ＭＡＳＫレジスタ２７Ｕの設定データは、上記数１１で“ｘ”ビットを“０”ビットに変換してその上位１２ビットに、ＵＭＥビットを“１”とする４ビットを下位に付加した数１２に示す、
〔数１２〕
1111｜0000｜0000｜000１｜＝ OxF001
となる。なお、最下位のビットは上記のＵＭＥビットである。

これをユニバーサルメモリモジュール３２ａ，３２ｂの容量６４Ｍバイトと自由アクセス領域２６ｂ₁，２６ｂ₂の容量４Ｍバイトとの比率で求めると、
４Ｍバイト÷６４Ｍバイト＝１／１６＝２^-4
であるから、ユニバーサルメモリモジュール２６ｂ₁，２６ｂ₂に対する図８でのＵ−ＭＡＳＫレジスタ２７ＵのＵ−ＭＡＳＫレジスタ２７Ｕのデータは、その上位４ビットを“１”とする。

図１４は以上にしてユニバーサルメモリモジュール３２ａ，３２ｂに対して設定されるＬ−ＭＡＳＫレジスタ２７ＬのＬ−ＭＡＳＫフィールドデータ（１５：４）やＵ−ＭＡＳＫレジスチ２７ＵのＵ−ＭＡＳＫフィールドデータ（１５：４）を示すものである。

このようにして、この第２の実施形態においても、メモリ装置３２’において、パワーオン直後でも、認証なしに使用することができる自由アクセス領域を設定することができ、かかる自由アクセス領域をファームウェアやワーキングメモリなどに使用することができる。

図１５は本発明による情報処理装置の第３の実施形態におけるメモリ装置のメモリ構成の一具体例を示す図であって、３２”はメモリ装置、３２ｃ，３２ｄはユニバーサルメモリモジュールであって、前出図面に対応する部分には同一符号をつけて重複する説明を省略する。

同図において、この第３の実施形態は、３以上のユニバーサルメモリモジュールをそれらの行方向に配列したメモリ装置３２”を用いるものであって、ここで、例えば、データ幅６４ビットで６４Ｍバイトの４個のユニバーサルメモリモジュール３２ａ〜３２ｄを行方向に配列したものとしている。かかるメモリ装置３２”では、ユニバーサルメモリモジュール３２ａ側を下位側のアドレスとし、最下位のアドレスＡminをこのユニバーサルメモリモジュール３２ａの最下位のバイトデータに割り当てて、「0x00000000」とする。また、ユニバーサルメモリモジュール３２ｄ側を上位側のアドレスとし、このメモリ装置３２”の最上位のアドレスＡmaxをユニバーサルメモリモジュール３２ｄの最上位のバイトデータに割り当てて、「0x0FFFFFFF」とする。なお、この第３の実施形態でのメモリ装置３２”は図１０で示す第１の実施形態でのメモリ装置３２の２倍のメモリ容量を持つことになるので、その最上位のアドレスＡmaxは図１０に示すメモリ装置３２の最上位のアドレスＡmax「0x07FFFFFF」より１ビット多い「0x0FFFFFFF」となる。なお、夫々のユニバーサルメモリモジュール３２ａ〜３２ｄ毎に、図８に示す自由アクセス領域設定手段が設けられている。

かかるメモリ装置３２”において、最下位アドレスＡmin側にこの最下位アドレスＡminを含む１Ｍバイトの自由アクセス領域２６ａを設定し、最上位アドレスＡmax側にこの最上位アドレスＡmaxを含む８Ｍバイトの自由アクセス領域２６ｂを設定するものとする。これ以外には、自由アクセス領域は設定しない。

下位側の自由アクセス領域２６ａでのアドレスは、図１０に示すメモリ装置３２と同様、「0x00000000」〜「0x000FFFFF」であり、これをビット列で表わすと、
〔数１３〕
｜0000｜0000｜0000｜xxxx｜xxxx｜xxxx｜xxxx｜xxxx｜
となる。また、上位側の自由アクセス領域２６ｂのアドレスは、「0x0F800000」〜「0x0FFFFFFF」であり、これをビット列で表わすと、
〔数１４〕
｜0000｜1111｜1xxx｜xxxx｜xxxx｜xxxx｜xxxx｜xxxx｜
となる。なお、ユニバーサルメモリモジュール３２ａ，３２ｂ，３２ｃ，３２ｄのアドレスは、
ユニバーサルメモリモジュール３２ａ：「0x00000000」〜「0x03FFFFFF」であるから、｜0000｜0011｜1111｜xxxx｜xxxx｜xxxx｜xxxx｜xxxx｜
ユニバーサルメモリモジュール３２ｂ：「0x04000000」〜「0x07FFFFFF」であるから、｜0000｜0111｜1111｜xxxx｜xxxx｜xxxx｜xxxx｜xxxx｜
ユニバーサルメモリモジュール３２ｃ：「0x07000000」〜「0x0BFFFFFF」であるから、｜0000｜1011｜1111｜xxxx｜xxxx｜xxxx｜xxxx｜xxxx｜
ユニバーサルメモリモジュール３２ｄ：「0x0C000000」〜「0x0FFFFFFF」であるから、｜0000｜1111｜1111｜xxxx｜xxxx｜xxxx｜xxxx｜xxxx｜
である。これらのアドレスでは、ユニバーサルメモリモジュール３２ａ〜３２ｄ毎に上から２桁目での上位２ビットが異なっており、これがユニバーサルメモリモジュール３２ａ〜３２ｄを指定するＣＳ（チップ・セレクタ）となっている。ユニバーサルメモリモジュール３２ａ〜３２ｄ毎のＣＳは、
ユニバーサルメモリモジュール３２ａ：「００」
ユニバーサルメモリモジュール３２ｂ：「０１」
ユニバーサルメモリモジュール３２ｃ：「１０」
ユニバーサルメモリモジュール３２ｄ：「１１」
となっている。

次に、下位側の自由アクセス領域２６ａについてみると、上記数１３において、ＣＳとなるビットまでの６ビットを除いた上医１６ビットのアドレスは、
〔数１５〕
｜0000｜00xx｜xxxx｜
となる。従って、図８における自由アクセス領域設定手段でのＬ−ＭＡＳＫレジスタ２７Ｌのデータは、
〔数１６〕
｜1111｜1100｜0000｜0001｜＝OxFC01
となる。最下位桁の４ビットは、その最下位ビットを“１”のＬＭＥビットとするものである。同様にして、上位側の自由アクセス領域２６ｂについてみると、上記数１４において、ＣＳとなるビットまでの６ビットを除いた上位１６ビットのアドレスは、
〔数１７〕
｜111x｜xxxx｜xxxx｜
となる。従って、図８における自由アクセス領域設定手段でのＵ−ＭＡＳＫレジスタ２７Ｕのデータは、
〔数１８〕
｜1110｜0000｜0000｜0001｜＝OxE001
となる。最下位桁の４ビットは、その最下位ビットを“１”のＬＭＥビットとするものである。以上のデータは、図１０に示すメモリ装置３２の場合と同様であり、自由アクセス領域を指定するＣＳが変わるのみである。

なお、ユニバーサルメモリモジュール３２ａに対するＵ−ＭＡＳＫレジスタ２７Ｕやユニバーサルメモリモジュール３２ｄに対するＬ−ＭＡＳＫレジスタ２７Ｌ、それに、自由アクセス領域が設定されないユニバーサルメモリモジュール３２ｂ，３２ｃのＬ−ＭＡＳＫレジスタ２７ＬやＵ−ＭＡＳＫレジスタ２７Ｕでは、ＬＭＥデータやＵＭＥデータが“０”のビットとする「Ox0000」が設定される。

これをユニバーサルメモリモジュール３２ａの容量６４Ｍバイトと自由アクセス領域２６ａの容量１Ｍバイトとの比率で求めると、
１Ｍバイト÷６４Ｍバイト＝１／６４＝２^-6
であるから、ユニバーサルメモリモジュール２６ａに対する図８でのＬ−ＭＡＳＫレジスタ２７Ｌのデータは、その上位６ビットが“１”となる。また、ユニバーサルメモリモジュール３２ｂの容量６４Ｍバイトと自由アクセス領域２６ｂの容量８Ｍバイトとの比率で求めると、
８Ｍバイト÷６４Ｍバイト＝１／８＝２^-3
であるから、ユニバーサルメモリモジュール２６ｂに対する図８でのＵ−ＭＡＳＫレジスタ２７Ｕのデータは、その上位３ビットが“１”となる。

図１６は以上にしてユニバーサルメモリモジュール３２ａ〜３２ｄに対して設定されるＬ−ＭＡＳＫレジスタ２７ＬのＬ−ＭＡＳＫフィールドデータ（１５：４）やＵ−ＭＡＳＫレジスチ２７ＵのＵ−ＭＡＳＫフィールドデータ（１５：４）を示すものである。

このようにして、この第３の実施形態においても、メモリ装置３２”において、パワーオン直後でも、認証なしに使用することができる自由アクセス領域を設定することができ、かかる自由アクセス領域をファームウェアやワーキングメモリなどに使用することができる。

また、Ｌ−ＭＡＳＫフィールドデータ（１５：４）やＵ−ＭＡＳＫフィールドデータ（１５：４）は、図１２におけるＣＰＵ３３によって設定されるが、ユニバーサルメモリモジュールの組み合わせの仕方や自由アクセス領域の大きさなどをもとに、上記のように、ユニバーサルメモリモジュール全体の有効ビット数と自由アクセス領域の有効ビット数の比率での２のべき数から、Ｌ−ＭＡＳＫフィールドデータ（１５：４）やＵ−ＭＡＳＫフィールドデータ（１５：４）での上位からの“１”ビット数を決定する。

ところで、この実施形態では、アドレスの最下位側と最上位側とに自由アクセス領域を設定するものであったが、自由アクセス領域の下限のアドレスと上限のアドレスを設定するレジスタを設け、また、アクセスしているアドレスを下限と上限のアドレスを保持するレジスタと比較する手段を設け、アドレスの下限と上限との間にある場合に認証なしにアクセスできるようにすることも可能である。

しかし、このようにすると、自由アクセス領域のアドレス範囲の設定の自由度は増すが、この実施形態のようにアドレスの最下位側と最上位側とに自由アクセス領域を設定する場合とに比べて、回路規模が大きくなる。

また、アドレスの最下位側と最上位側とにだけしか自由アクセス領域を設けられなくても、使い方を工夫することによって実用上の問題は発生しないため、この実施形態は回路規模を小さくできるという特有の効果も有している。

なお、以上の図９〜図１５で説明した情報処理装置においては、メモリ装置３２，３２’，３２”の各ユニバーサルメモリとして、図１，図３〜図５に示す構成を備えることができるものであるし、また、ユニバーサルメモリモジュール３２ａ，３２ｂ，……としても、図６に示す構成も取り得るものである。

本発明によるユニバーサルメモリの第１の実施形態を示すブロック図である。 ユニバーサルメモリのデータ読出しのための機構を示すブロック図である。 図１におけるセット信号発生部の一具体例を示すブロック図である。 図１におけるセット信号発生部の他の具体例を示すブロック図である。 図１におけるロックレジスタのセット信号発生部，リセット信号発生部のさらに他の具体例を示すブロック図でる。 本発明によるユニバーサルメモリモジュールの一実施形態を示す構成図である。 本発明によるユニバーサルメモリやユニバーサルメモリモジュールでの自由アクセス領域の説明図である。 本発明によるユニバーサルメモリのかかる第２の実施形態の要部、即ち、自由アクセス領域の設定手段の一具体例を示すブロック構成図である。 本発明によるユニバーサルメモリモジュールとこれを用いた情報処理装置の第１の実施形態の要部を示すブロック構成図である。 図９におけるメモリ装置３２の概略構成図である。 図９におけるユニバーサルメモリモジュールのＬ−ＭＡＳＫレジスタ，Ｕ−ＭＡＳＫレジスタでのデータの一具体例を示す図である。 本発明によるユニバーサルメモリモジュールとこれを用いた情報処理装置の第２の実施形態の要部を示すブロック構成図である。 図１２におけるメモリ装置のメモリ構成を示す図である。 図１２におけるユニバーサルメモリモジュールのＬ−ＭＡＳＫレジスタ，Ｕ−ＭＡＳＫレジスタでのデータの一具体例を示す図である。 本発明による情報処理装置の第３の実施形態におけるメモリ装置のメモリ構成の一具体例を示す図である。 図１５におけるユニバーサルメモリモジュールのＬ−ＭＡＳＫレジスタ，Ｕ−ＭＡＳＫレジスタでのデータの一具体例を示す図である。 本発明による情報処理装置の全体構成を概略的に示すブロック図である。

符号の説明

１ ユニバーサルメモリ
１Ａ，１Ｂ，１Ｃ，１Ｄ ユニバーサルメモリのＬＳＩ（メモリＬＳＩ）
２ メモリセルアレイ
３ 行デコーダ
４ 列デコーダ
５ データ制御論理部
６ バッファ
７ 制御論理部
８ ロックレジスタ
９₁〜９₁₆ アンドゲート
１０ セット信号発生部
１１ リセット信号発生部
１２ 比較器
１３ ＥｘＯＲゲート
１４ 遅延回路
１５ キーレジスタ
１６，１７ バッファ
１８ 比較器
１９ ＯＲゲート
２０ 制御論理部
２１ ユニバーサルメモリモジュール
２２ 圧電素子
２３ ロック信号線
２４ 基板
２５ ソケット差し込み部
２６ａ，２６ｂ，２６ａ₁，２６ａ₂，２６ｂ₁，２６ｂ₂ 自由アクセス領域
２７Ｌ Ｌ−ＭＡＳＫレジスタ
２７Ｕ Ｕ−ＭＡＳＫレジスタ
３２，３２’，３２” メモリ装置
３２ａ〜３２ｄ ユニバーサルメモリモジュール
３３ ＣＰＵ（中央処理装置）
３４ メモリ制御部
３５はデータバス

Claims (11)

1. メモリセルアレイに記憶されたデータを読み出す手段を備えたユニバーサルメモリであって、
   セット信号によってセットされ、リセット信号によってリセットされるロックレジスタと、
   該ロックレジスタの出力に応じて該ユニバーサルメモリからのデータの読出しを許可・禁止する論理手段と
   を設け、
   該ロックレジスタがセットされた状態にあるとき、該論理手段が該ユニバーサルメモリのデータの読出しを禁止するロック状態とし、該ロックレジスタがリセットされた状態になると、該論理手段が該ユニバーサルメモリからのデータの読出しを許可してロック状態を解除することを特徴とするユニバーサルメモリ。
2. 請求項１において、
   前記ロックレジスタをセット状態にする手段は、供給される電源電圧を監視し、該電源電圧が低下したとき、前記ロックレジスタの前記セット信号を発生することを特徴とするユニバーサルメモリ。
3. 請求項１において、
   前記ロックレジスタをセット状態にする手段は、ロックピンから入力されるロック信号を監視し、該ロック信号の変化を検出して前記ロックレジスタの前記セット信号を発生することを特徴とするユニバーサルメモリ。
4. 請求項１，２または３において、
   前記ロックレジスタをリセット状態にする手段は、前記ユニバーサルメモリを初期化するリセット信号によって前記ロックレジスタの前記リセット信号を発生することを特徴とするユニバーサルメモリ。
5. メモリセルアレイに記憶されたデータを読み出す手段を備えたユニバーサルメモリであって、
   ロックコマンドに応じてセットされ、リセット信号によってリセットされるロックレジスタと、
   該ロックレジスタの出力に応じて該ユニバーサルメモリからのデータの読出しを許可・禁止する論理手段と、
   該リセット信号の発生部と
   を設け、
   該リセット信号の発生部は、
   該ロックコマンドとともに転送されてくるデータまたはキー設定コマンドにより転送されてくるデータがキーデータとして格納されるキーレジスタと、
   アンロックコマンドとともに転送されてくるデータと該キーレジスタでの該キーデータとを比較し、これらが一致したとき、該リセット信号を発生する比較器と
   からなることを特徴とするユニバーサルメモリ。
6. 請求項１〜５のいずれか１つに記載のユニバーサルメモリが複数組み合わせてなることを特徴とするユニバーサルメモリ。
7. 請求項１〜６のいずれか１つに記載のユニバーサルメモリを搭載したことを特徴とする情報処理装置。
8. メモリを備えた情報処理装置であって、
   該メモリの所定のメモリ領域を認証なしにアクセス可能な自由アクセス領域に設定するための手段を設けたことを特徴とする情報処理装置。
9. 請求項８において、
   前記メモリは、請求項１〜６のいずれか１つに記載のユニバーサルメモリからなり、
   前記自由アクセス領域を設定するための手段は、前記メモリのアドレス空間の最上位部，最下位部を前記自由アクセス領域として設定することを特徴とする情報処理装置。
10. 請求項９において、
    前記メモリに前記自由アクセス領域を設定するための手段は、
    前記メモリの最下位のアドレス側に前記自由アクセス領域を設定するか否かを決めるための第１の領域設定データと、最下位のアドレス側に設定される前記自由アクセス領域の範囲を規定する第１の領域規定データとを格納する第１のレジスタと、
    前記メモリの最上位のアドレス側に前記自由アクセス領域を設定するか否かを決めるための第２の領域設定データと、最上位のアドレス側に設定される前記自由アクセス領域の範囲を規定する第２の領域規定データとを格納する第２のレジスタと、
    前記メモリに対する入力アドレスの上位複数のビットと該第１のレジスタに格納された該第１の領域規定データとを比較し、両者が一致し、かつ該第１の領域設定データが最下位のアドレス側に設定される前記自由アクセス領域の設定を表わしているとき、該入力アドレスによる最下位のアドレス側に設定される前記自由アクセス領域へのアクセスを許可する第１の比較判定手段と、
    前記メモリに対する入力アドレスの上位複数のビットと該第２のレジスタに格納された該第２の領域規定データとを比較し、両者が一致し、かつ該第２の領域設定データが最上位のアドレス側に設定される前記自由アクセス領域の設定を表わしているとき、該入力アドレスによる最上位のアドレス側に設定される前記自由アクセス領域へのアクセスを許可する第１の比較判定手段と
    を有することを特徴とする情報処理装置。
11. 請求項８において、
    正規の操作者か否かを認証する認証手段を設け、
    該認証手段が正規の操作者であることを認証したとき、前記ロックレジスタに前記アンロックロックコマンドを発行させることを特徴とする情報処理装置。

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