JP4881606B2 - ユニバーサルメモリ及びこれを用いた情報処理装置 - Google Patents
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Description
〔数1〕
|0000|0000|0000|xxxx|xxxx|xxxx|xxxx|xxxx|
と表わすことができる。なお、かかるアドレスのビットは、その上位から順に、ビット31,30,29,……,0となる。
〔数2〕
|0000|0111|1xxx|xxxx|xxxx|xxxx|xxxx|xxxx|
と表わすことができる。
自由アクセス領域26a:0000
自由アクセス領域26b:0111
であり、この桁での最上位のビット27(ともに“0”)も使用しない。次に上位のビット26は、自由アクセス領域26aで“0”、自由アクセス領域26bで“1”であって、これをユニバーサルメモリモジュール32a,32bを選択するCS(チップ・セレクト)に利用する。これらを除いたビット25からビット0までの26ビットがメモリモジュールに有効なアドレスであり、そのうちの上位12ビット(ビット25〜14)を基に、自由アクセス領域26a,26bを規定するL−MASKフィールドデータ(15:4),U−MASKフィールドデータ(15:4)を設定するものである。
〔数3〕
00|0000|xxxx|xxxx|xxxx|xxxx|xxxx|
となり、下位20ビットが有効ビットということになる。従って、1Mバイトの自由アクセス領域26aのアドレスでは、上位6ビット(=26ビット−20ビット)が全て“0”である。残りのビットは“1”または“0”である。
〔数4〕
|1111|1100|0000|0001|=OxFC01
となる。ここで、図8の説明と対応させて、左側の最上位ビットから順にビット15,14,……,4,……,0とする。ビット0がLMEビットである。
1Mバイト/64Mバイト=1/64=2-6
てあり、このべき数6が“1”とすべき上位のビット数を表わしている。
〔数2〕
|0000|0111|1xxx|xxxx|xxxx|xxxx|xxxx|xxxx|
と表わすことができる。ここで、上記のように、上位6ビットを除いた有効ビット数26のアドレスは、
〔数5〕
11|1xxx|xxxx|xxxx|xxxx|xxxx|xxxx|
で表わされる。自由アクセス領域26bのアドレスの有効ビット数は23ビットであるから、“1”は3ビット(=26ビット−23ビット、あるいは8Mバイト/64Mバイト=1/8=2-3)である。従って、26バットの入力行アドレスRAのうち、入力行アドレスRA(15:4)の上位3ビットが“1”である入力行アドレスRAがこの自由アクセス領域26bのアドレスということになる。これを判定するために、上記数5で表わされる自由アクセス領域26bのアドレスの“1”と固定される上位3ビットが“1”となるように、U−MASKレジスタ27UのU−MASKフィールドデータを設定し、入力行アドレスRAの反転した各ビットとU−MASKフィールドデータの各ビットとの毎のアンド処理結果がall zeroとなるようにするものである。ここで、上位3ビット以外の“x”ビットは全て“0”とし、上位12ビットを用いてU−MASKフィールドデータ(15:4)とし、これに“1”のUMEビットを含む4ビット「0001」を下位側に付加して、U−MASKレジスタ27Uに格納する。
〔数6〕
|1110|0000|0000|0001|=OxE001
となる。ここで、図8の説明と対応させて、左側の最上位ビットから順にビット15,14,……,4,……,0とする。ビット0がUMEビットである。
〔数7〕
|0000|0000|0000|0xxx|xxxx|xxxx|xxxx|xxxx|
で表わされる。従って、メモリモジュールで使用しない上位6ビットを除いた26ビットは、
〔数8〕
00|0000|0xxx|xxxx|xxxx|xxxx|xxxx|
であり、上位7ビットが“0”である。このことから、ユニバーサルメモリモジュール26a1,26a2に対する図8でのL−MASKレジスタ27Lの設定データとしては、上記数8で“0”ビットを“1”ビットに変換し、“x”ビットを“0”ビットに変換してその上位12ビットに、LMEビットを“1”とする4ビットを下位に付加した数9に示す、
〔数9〕
1111|1110|0000|0001|= OxFE01
となる。なお、最下位の“1”は上記のLMEビットである。
0.5Mバイト÷64Mバイト=1/128=2-7
であるから、ユニバーサルメモリモジュール26a1,26a2に対する図8でのL−MASKレジスタ27LのL−MASKレジスタ27Lのデータは、その上位7ビットを“1”とする。
〔数10〕
|0000|0011|11xx|xxxx|xxxx|xxxx|xxxx|xxxx|
で表わされる。従って、メモリモジュールで使用しない上位6ビットを除いた26ビットは、
〔数11〕
11|11xx|xxxx|xxxx|xxxx|xxxx|xxxx|
であり、上位4ビットが“1”である。このことから、ユニバーサルメモリモジュール26b1,26b2に対する図8でのU−MASKレジスタ27Uの設定データは、上記数11で“x”ビットを“0”ビットに変換してその上位12ビットに、UMEビットを“1”とする4ビットを下位に付加した数12に示す、
〔数12〕
1111|0000|0000|0001|= OxF001
となる。なお、最下位のビットは上記のUMEビットである。
4Mバイト÷64Mバイト=1/16=2-4
であるから、ユニバーサルメモリモジュール26b1,26b2に対する図8でのU−MASKレジスタ27UのU−MASKレジスタ27Uのデータは、その上位4ビットを“1”とする。
〔数13〕
|0000|0000|0000|xxxx|xxxx|xxxx|xxxx|xxxx|
となる。また、上位側の自由アクセス領域26bのアドレスは、「0x0F800000」〜「0x0FFFFFFF」であり、これをビット列で表わすと、
〔数14〕
|0000|1111|1xxx|xxxx|xxxx|xxxx|xxxx|xxxx|
となる。なお、ユニバーサルメモリモジュール32a,32b,32c,32dのアドレスは、
ユニバーサルメモリモジュール32a:「0x00000000」〜「0x03FFFFFF」であるから、|0000|0011|1111|xxxx|xxxx|xxxx|xxxx|xxxx|
ユニバーサルメモリモジュール32b:「0x04000000」〜「0x07FFFFFF」であるから、|0000|0111|1111|xxxx|xxxx|xxxx|xxxx|xxxx|
ユニバーサルメモリモジュール32c:「0x07000000」〜「0x0BFFFFFF」であるから、|0000|1011|1111|xxxx|xxxx|xxxx|xxxx|xxxx|
ユニバーサルメモリモジュール32d:「0x0C000000」〜「0x0FFFFFFF」であるから、|0000|1111|1111|xxxx|xxxx|xxxx|xxxx|xxxx|
である。これらのアドレスでは、ユニバーサルメモリモジュール32a〜32d毎に上から2桁目での上位2ビットが異なっており、これがユニバーサルメモリモジュール32a〜32dを指定するCS(チップ・セレクト)となっている。ユニバーサルメモリモジュール32a〜32d毎のCSは、
ユニバーサルメモリモジュール32a:「00」
ユニバーサルメモリモジュール32b:「01」
ユニバーサルメモリモジュール32c:「10」
ユニバーサルメモリモジュール32d:「11」
となっている。
〔数15〕
|0000|00xx|xxxx|
となる。従って、図8における自由アクセス領域設定手段でのL−MASKレジスタ27Lのデータは、
〔数16〕
|1111|1100|0000|0001|=OxFC01
となる。最下位桁の4ビットは、その最下位ビットを唐P狽フLMEビットとするものである。同様にして、上位側の自由アクセス領域26bについてみると、上記数14において、CSとなるビットまでの6ビットを除いた上位16ビットのアドレスは、
〔数17〕
|111x|xxxx|xxxx|
となる。従って、図8における自由アクセス領域設定手段でのU−MASKレジスタ27Uのデータは、
〔数18〕
|1110|0000|0000|0001|=OxE001
となる。最下位桁の4ビットは、その最下位ビットを唐P狽フLMEビットとするものである。以上のデータは、図10に示すメモリ装置32の場合と同様であり、自由アクセス領域を指定するCSが変わるのみである。
1Mバイト÷64Mバイト=1/64=2-6
であるから、ユニバーサルメモリモジュール26aに対する図8でのL−MASKレジスタ27Lのデータは、その上位6ビットが“1”となる。また、ユニバーサルメモリモジュール32bの容量64Mバイトと自由アクセス領域26bの容量8Mバイトとの比率で求めると、
8Mバイト÷64Mバイト=1/8=2-3
であるから、ユニバーサルメモリモジュール26bに対する図8でのU−MASKレジスタ27Uのデータは、その上位3ビットが“1”となる。
1’ DRAMメモリ
1A,1B,1C,1D ユニバーサルメモリのLSI(メモリLSI)
2 メモリセルアレイ
3 行デコーダ
4 列デコーダ
5 データ制御論理部
6 バッファ
7 制御論理部
8 ロックレジスタ
91〜916 アンドゲート
10 セット信号発生部
11 リセット信号発生部
12 比較器
13 ExORゲート
14 遅延回路
15 キーレジスタ
16,17 バッファ
18 比較器
19 ORゲート
20 制御論理部
21 ユニバーサルメモリモジュール
22 圧電素子
23 ロック信号線
24 基板
25 ソケット差し込み部
26a,26b,26a1,26a2,26b1,26b2 自由アクセス領域
27L L−MASKレジスタ
27U U−MASKレジスタ
32,32,32” メモリ装置
32a〜32d ユニバーサルメモリモジュール
33 CPU(中央処理装置)
34 メモリ制御部
35 データバス
Claims (5)
- アドレスが付けられた記憶素子に対し、データの書き込み、並びに書き込まれたデータの読み出しが可能なユニバーサルメモリであって、
前記アドレスが付けられた全ての前記記憶素子に対してアクセスができる第1の状態であるアンロック状態の機能と、前記アドレスの特定範囲に含まれない記憶素子に対してはアクセスができない第2の状態であるロック状態の機能と、を持つことを特徴とするユニバーサルメモリ。 - 請求項1記載のユニバーサルメモリにおいて、
前記アドレスの特定範囲を指定するためのレジスタを有することを特徴とするユニバーサルメモリ。 - 請求項1又は2記載のユニバーサルメモリにおいて、
少なくとも1つ以上の外部ピンのハイ/ローのパターンで与えられる前記ユニバーサルメモリへのコマンドとして、前記ロック状態とするためのロックコマンド、並びに認証用データを送るためのアンロックコマンドを有し、前記認証用データが前記ユニバーサルメモリに保存されたデータと一致した場合に前記ユニバーサルメモリを前記アンロック状態とすることを特徴とするユニバーサルメモリ。 - 請求項1〜3の何れか1項記載のユニバーサルメモリを少なくとも1つ以上搭載したことを特徴とする情報処理装置。
- 請求項4記載の情報処理装置において、
装置の電源断処理で前記ロックコマンドによって前記ユニバーサルメモリを前記ロック状態とし、装置の電源投入処理で前記認証用データを取得し、前記アンロックコマンドで前記認証用データを前記ユニバーサルメモリに送り、前記認証用データが前記ユニバーサルメモリに保存されたデータと一致した場合に前記ユニバーサルメモリを前記アンロック状態とすることを特徴とする情報処理装置。
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