JPH10301855A - 半導体装置及び電子機器 - Google Patents

半導体装置及び電子機器

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JPH10301855A
JPH10301855A JP10041180A JP4118098A JPH10301855A JP H10301855 A JPH10301855 A JP H10301855A JP 10041180 A JP10041180 A JP 10041180A JP 4118098 A JP4118098 A JP 4118098A JP H10301855 A JPH10301855 A JP H10301855A
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    • G06F21/70—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer
    • G06F21/78—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure storage of data
    • G06F21/79—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure storage of data in semiconductor storage media, e.g. directly-addressable memories
    • G—PHYSICS
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    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/22—Safety or protection circuits preventing unauthorised or accidental access to memory cells

Abstract

(57)【要約】 【課題】 不揮発性メモリのデータ読み出しを禁止する
設定を行った場合にも再利用可能な半導体装置及び電子
機器を提供すること。 【解決手段】 メモリセルアレイ１００に書き込まれた
データの外部からの読み出しを禁止しデータの機密を保
護する。メモリセルアレイ１００の全てのデータが消去
されたことを検出した場合にデータ読み出し禁止を解除
する。これによりマイクロコンピュータの再利用が可能
になる。全てのデータが消去されたか否かは、全消去動
作自体或いは全アドレスのデータ読み出しにより検出で
きる。読み出し禁止制御回路１０７は、読み出し禁止の
設定を記憶するＥＥＰＲＯＭを内蔵する。ＥＥＰＲＯＭ
を複数使用する。メモリセルアレイの読み出し禁止が設
定された場合にはＥＥＰＲＯＭの消去・書き込みを禁止
する。メモリセルアレイとＥＥＰＲＯＭを別々に制御す
る。通常動作モード時にはＣＰＵによるデータ読み出し
を許可する。ゲートアレイブロックを含む半導体装置に
も適用できる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、不揮発性メモリを
含んだマイクロコンピュータなどの半導体装置及びこの
半導体装置を含む電子機器に関する。
【０００２】
【背景技術及び発明が解決しようとする課題】不揮発性
メモリを内蔵するマイクロコンピュータなどの半導体装
置においては、書き込まれたプログラムが不正に第三者
に複製されないようにするために、プログラムを外部か
ら読めなくする機密保護機能を設けることが望ましい。
実現手法としては、特開昭６２−１９４５６５に開示さ
れるように、不揮発性メモリのデータ読み出し禁止の設
定を保護ビットにより制御する手法がある。この場合、
読み出し禁止の設定を、第二の不揮発性メモリであるＥ
ＰＲＯＭを利用して記憶する手法とＥＥＰＲＯＭを利用
して記憶する手法とを考えることができる。
【０００３】しかしながらＥＰＲＯＭを利用する手法に
は、一度読み出し禁止の設定をＥＰＲＯＭに記憶すると
その半導体装置を再利用できないという大きな問題点が
ある。即ちこの手法では、半導体装置が実装されるパッ
ケージの樹脂を剥がし紫外線等をＥＰＲＯＭに照射しＥ
ＰＲＯＭの記憶内容を変更しなければ、読み出し禁止の
設定を解除できない。したがって、読み出し禁止の設定
を解除するということは、その半導体装置を二度と利用
できないことを意味することになる。
【０００４】一方、ＥＥＰＲＯＭを利用する手法には、
読み出し禁止の設定を第三者が容易に解除できてしまう
という問題点がある。このような問題点を解決するため
には、一度行った読み出し禁止の設定を解除できないよ
うな工夫を施す必要があるが、これは結局、半導体装置
の再利用不可という結果を招く。
【０００５】本発明は以上のような技術的課題に鑑みて
なされたものであり、その目的とするところは、内蔵す
る不揮発性メモリのデータ読み出しの禁止を設定した場
合にも再利用可能な半導体装置及び該半導体装置を含む
電子機器を提供することにある。
【０００６】
【課題を解決するための手段】上記課題を解決するため
に本発明に係る半導体装置は、半導体装置の外部から電
気的にデータの消去・書き込みが可能な第一の不揮発性
メモリと、前記第一の不揮発性メモリに書き込まれたデ
ータの外部からの読み出しを禁止し該データの機密を保
護する読み出し禁止手段と、前記第一の不揮発性メモリ
の全てのデータが消去されたことを検出した場合に、前
記第一の不揮発性メモリのデータ読み出し禁止を解除す
る手段とを含むことを特徴とする。
【０００７】本発明によれば、読み出し禁止手段によ
り、第一の不揮発性メモリに書き込まれたデータの機密
を保護できる。また第一の不揮発性メモリの全てのデー
タが消去されると、データ読み出し禁止が解除されるた
め、半導体装置の再利用が可能となる。このように本発
明によれば、第一の不揮発性メモリに書き込まれたデー
タの盗用等からの保護と、再利用可能な特徴とを両立で
きる。
【０００８】また本発明は、前記第一の不揮発性メモリ
のデータを全消去動作により消去すると共に、前記第一
の不揮発性メモリに対して前記全消去動作が行われたか
否かに基づき、前記第一の不揮発性メモリの全てのデー
タが消去されたことを検出することを特徴とする。この
ようにすることで、第一の不揮発性メモリの全てのデー
タが消去されたことを、簡易な構成、処理で検出できる
ようになる。
【０００９】また本発明は、前記第一の不揮発性メモリ
のデータを、アドレスを指定してページ単位及びブロッ
ク単位のいずれかで消去すると共に、前記第一の不揮発
性メモリの全アドレスのデータを読み出すことにより、
前記第一の不揮発性メモリの全てのデータが消去された
こと検出することを特徴とする。このようにすること
で、全消去動作を行うことなく第一の不揮発性メモリの
全てのデータを消去できるようになると共に全てのデー
タが消去されたことも検出できるようになる。これによ
り、第一の不揮発性メモリの寿命を高めることが可能に
なる。
【００１０】また本発明は、前記読み出し禁止手段が、
電気的にデータの消去・書き込みが可能であり前記第一
の不揮発性メモリのデータ読み出し禁止の設定を記憶す
る少なくとも一つの第二の不揮発性メモリを含むことを
特徴とする。このようにすることで、半導体装置の電源
をオフにした場合にも、データ読み出し禁止の設定を保
持することが可能になる。また第二の不揮発性メモリの
設定内容を電気的に書き換えることも可能になる。
【００１１】また本発明は、前記読み出し禁止手段が、
前記第一の不揮発性メモリのデータ読み出し禁止の設定
が前記第二の不揮発性メモリに記憶された場合には、前
記第二の不揮発性メモリの消去・書き込みを禁止し、前
記第一の不揮発性メモリの全てのデータが消去されたこ
とが検出された場合には、前記第二の不揮発性メモリの
消去・書き込みの禁止を解除することを特徴とする。こ
のように、読み出し禁止の設定が記憶された場合に第二
の不揮発性メモリの消去・書き込みを禁止することで、
第一の不揮発性メモリのデータの機密を確実に保護でき
るようになる。また第一の不揮発性メモリの全てのデー
タが消去されたことが検出された場合に第二の不揮発性
メモリの消去・書き込みの禁止を解除することで、デー
タ読み出しの禁止や禁止解除を再設定できるようにな
る。
【００１２】また本発明は、半導体装置の電源オン時に
前記第二の不揮発性メモリの記憶内容を読み出し、読み
出された記憶内容に基づいて前記第一の不揮発性メモリ
のデータ読み出しを禁止するか否かを判断することを特
徴とする。このようにすることで、電源をオンする毎に
データ読み出しの禁止の可否が判断されるようになり、
第一の不揮発性メモリのデータの機密を確実に保護でき
るようになる。
【００１３】また本発明は、前記第一の不揮発性メモリ
の消去・書き込みと前記第二の不揮発性メモリの消去・
書き込みとを別々に制御することを特徴とする。このよ
うにすることで、制御の簡易化を図れると共に、半導体
装置の大規模化を防止できるようになる。
【００１４】また本発明は、前記読み出し禁止手段が、
前記第二の不揮発性メモリを複数含み、該複数の第二の
不揮発性メモリの出力信号の中の少なくとも一つが読み
出し禁止の設定となっている場合に、前記第一の不揮発
性メモリからのデータ読み出しを禁止することを特徴と
する。このように複数の第二の不揮発性メモリを同時使
用することにより、第一の不揮発性メモリのデータの機
密保護の信頼性を飛躍的に高めることが可能になる。
【００１５】また本発明は、前記第一の不揮発性メモリ
のデータ読み出しの禁止、データ読み出し禁止の解除
を、内蔵するＣＰＵが動作して行うことを特徴とする。
このようにすること、データ読み出しの禁止や禁止の解
除を、特別な書き込み制御回路を半導体装置の内部や外
部に設けたりすることなく実現できるようになる。
【００１６】なお前記読み出し禁止手段が、前記第１の
不揮発性メモリのデータを出力するための出力バッファ
を制御することで、該データの外部からの読み出しを禁
止してもよいし、前記第１の不揮発性メモリのデータを
外部に読み出すための外部読み出し制御回路を制御する
ことで、該データの外部からの読み出しを禁止してもよ
い。このように第１の不揮発性メモリのデータの外部か
らの読み出しを禁止する手法としては、種々のものを考
えることができる。
【００１７】また本発明は、前記第一の不揮発性メモリ
に記憶されるデータに基づきＣＰＵ及び論理機能ブロッ
クのいずれかが動作する通常動作モードにおいては、前
記第一の不揮発性メモリのデータ読み出し禁止が設定さ
れていても前記ＣＰＵ、前記論理機能ブロックによる前
記第一の不揮発性メモリからのデータ読み出しを許可
し、前記通常動作モード以外のモードにおいては、前記
第一の不揮発性メモリのデータ読み出し禁止が解除され
ていることを条件として前記第一の不揮発性メモリから
のデータ読み出しを許可することを特徴とする。このよ
うにすることで、通常動作モードにおいては、第一の不
揮発性メモリに記憶されるデータに基づきＣＰＵ又は論
理機能ブロックを動作させることができるようになる。
一方、通常動作モード以外のプログラミングモード等に
おいては、第一の不揮発性メモリのデータの機密保護を
図れるようになる。
【００１８】また本発明は、前記第一の不揮発性メモリ
に記憶されるデータに基づき動作するＣＰＵを含むこと
を特徴とする。このようにすることで、データの機密保
護と再利用可能な特徴とを両立できるマイクロコンピュ
ータを提供できるようになる。
【００１９】また本発明は、前記第一の不揮発性メモリ
に記憶されるデータに基づき動作する論理機能ブロック
を含むことを特徴とする。この場合の論理機能ブロック
としては、例えばゲートアレイブロック等、種々のもの
を考えることができる。
【００２０】また本発明に係る電子機器は、上記のいず
れかの半導体装置と、前記半導体装置にデータを入力す
るための入力手段と、前記半導体装置の制御の下で画像
及び音の少なくとも一方を出力する手段とを含むことを
特徴とする。このようにすることで、電子機器を動作さ
せるのに必要なデータの機密保護を図れると共に、電子
機器やそれに使用される半導体装置の再利用を図れるよ
うになる。
【００２１】
【発明の実施の形態】以下、本発明の好適な実施形態に
ついて図面を用いて説明する。なお以下では、半導体装
置の１つであるマイクロコンピュータに本発明を適用し
た場合を例にとり説明するが、本発明はマイクロコンピ
ュータに限らず種々の半導体装置に適用できる。
【００２２】１．構成 図１は、本実施形態のマイクロコンピュータの構成の一
例を示す機能ブロック図である。
【００２３】不揮発性メモリブロック１２０は、複数の
不揮発性メモリセルにより構成されるメモリセルアレイ
１００（第一の不揮発性メモリ）、Ｘデコーダ１０４、
Ｙデコーダ１０１、センスアンプ１０２、出力バッファ
１０３、入力バッファ１１８、制御回路１０６を含む。
ここで制御回路１０６は、Ｘデコーダ１０４、Ｙデコー
ダ１０１、センスアンプ１０２、出力バッファ１０３及
び入力バッファ１１８の制御を、書き込み制御回路１０
８やＣＰＵ１０９からの制御信号１１２、１１３に基づ
いて行う。そして出力バッファ１０３の制御は、制御回
路１０６が含む出力制御回路１１０が行う。
【００２４】不揮発性メモリブロック１２０に対するプ
ログラム、画像データ、音データなどの各種データの書
き込みは次のようにして行う。即ち、マイクロコンピュ
ータの外部から書き込み制御回路１０８を介して、アド
レス及びそのアドレスに書き込むべきデータが読み込ま
れる。そしてアドレスは、アドレスマルチプレクサ１０
５によりデコードされ、不揮発性メモリブロック１２０
に入力される。またデータは、書き込み制御回路１０８
及びデータバス１１５を介して不揮発性メモリブロック
１２０に入力される。そして入力されたデータは、アド
レスマルチプレクサ１０５により指定されるアドレス
に、制御回路１０６の制御の下で書き込まれる。このよ
うにすることで、ユーザによる不揮発性メモリブロック
１２０に対するデータのプログラミングが完了する。
【００２５】なお不揮発性メモリブロック１２０に正し
くデータが書き込まれたか否かを検証するベリファイ動
作は、ＣＰＵ１０９を利用して行うことも、書き込み制
御回路１０８を介して外部から行うことも可能である。
【００２６】ＣＰＵ１０９は、アドレス信号１１４及び
制御信号１１３を用いて、プログラミングされたデータ
を不揮発性メモリブロック１２０からデータバス１１５
を介して読み出す。そしてＣＰＵ１０９は、この読み出
されたデータ（プログラム、画像データ、音データ等）
に基づいて動作し、ユーザのプログラムにしたがった所
与の処理を行う。
【００２７】ここで本実施形態では、読み出し禁止制御
回路１０７へ読み出し禁止を設定することにより、不揮
発性メモリブロック１２０に書き込まれたデータを外部
から読み出せないようにすることが可能となっている。
これによりデータの機密保護を図れる。そして図１で
は、ＣＰＵ１０９が読み出し禁止設定信号１１７をアク
ティブにすることで、読み出し禁止の設定が行われるよ
うになっている。
【００２８】２．読み出し禁止制御回路 図２に、読み出し禁止制御回路１０７の構成の一例を示
す。この読み出し禁止制御回路１０７は、ＥＥＰＲＯＭ
６０１（第二の不揮発性メモリ）、読み出し回路６０
２、書き込み回路６０３を含む。書き込み回路６０３
は、まず、制御信号６０６に含まれる消去信号を用いて
ＥＥＰＲＯＭ６０１の消去動作を行う。そして次に、読
みし禁止設定信号６０９（図１の１１７）に基づきＥＥ
ＰＲＯＭ６０１に読み出し禁止を設定するか否かを判断
し、読み出し禁止を設定する場合には、制御信号６０６
に含まれる書き込み信号を用いてその設定をＥＥＰＲＯ
Ｍ６０１に書き込む。但しＥＥＰＲＯＭ６０１が初期に
消去状態になっている場合には消去動作は必ずしも必要
ない。
【００２９】なお本実施形態では、読み出し禁止設定信
号６０９をＨレベルにすることが読み出し禁止の設定を
意味し、この場合には消去状態のＥＥＰＲＯＭ６０１に
Ｌレベルが書き込まれる。一方、読み出し禁止設定信号
６０９をＬレベルにすることが読み出し禁止の解除を意
味し、この場合には消去状態のＥＥＰＲＯＭ６０１にＨ
レベルが書き込まれる。このように本実施形態では、読
み出し禁止及び解除のいずれの場合も、ＥＥＰＲＯＭ６
０１にデータの書き込みを行っている。但し、ＥＥＰＲ
ＯＭ６０１は消去状態ではＨレベルになる。したがっ
て、読み出し禁止の解除の場合には、ＥＥＰＲＯＭ６０
１にＨレベルをあえて書き込まずに、ＥＥＰＲＯＭ６０
１の消去状態が読み出し禁止の解除を意味するようにし
てもよい。
【００３０】ＥＥＰＲＯＭ６０１に書き込まれたデータ
は読み出し回路６０２により読み出される。読み出し禁
止制御信号６０５（図１の１１１）は、読み出し禁止状
態ではＨレベルとなり、読み出し許可状態ではＬレベル
となる。そして読み出し禁止制御信号６０５がＨレベル
になると、図１のメモリセルアレイ１００からのデータ
読み出しが禁止され、Ｌレベルになると読み出しが許可
（読み出し禁止が解除）される。
【００３１】読み出し禁止制御信号６０５は書き込み回
路６０３にフィードバックされる。そしてＥＥＰＲＯＭ
６０１に読み出し禁止の設定が行われ、読み出し禁止制
御信号６０５がＨレベルになると、図３（Ａ）に示すよ
うに、読み出し禁止制御信号６０５に基づきＥＥＰＲＯ
Ｍ６０１に対する消去・書き込みが禁止となる。これに
より、ＥＥＰＲＯＭ６０１に記憶された読み出し禁止の
設定が書き換えられないことを保証できるようになり、
メモリセルアレイ１００（不揮発性メモリブロック）に
プログラミングされたデータの機密保護を図れる。
【００３２】一方、図３（Ｂ）に示すように、メモリセ
ルアレイ１００（第一の不揮発性メモリ）の全てのデー
タが消去されたことが検出されると、全消去信号６０８
がアクティブとなり、ＥＥＰＲＯＭ６０１（第二の不揮
発性メモリ）に対する消去・書き込みが許可される。Ｅ
ＥＰＲＯＭ６０１の消去・書き込みが許可されることに
より、ＥＥＰＲＯＭ６０１に書き込まれた読み出し禁止
の設定の解除が可能となり、これによりメモリセルアレ
イ１００からのデータ読み出しが可能になる。逆に言え
ば、本実施形態では、電気的に消去・書き込み可能なメ
モリセルアレイ１００の全てのデータが消去されない限
り、読み出し禁止を解除できない。
【００３３】マイクロコンピュータのユーザは、プログ
ラムを開発し、そのプログラムをメモリセルアレイ１０
０に書き込んだ後、読み出し禁止設定信号１１７により
メモリセルアレイ１００の読み出し禁止を設定する。こ
のようにすることで、書き込まれたプログラムを第三者
が不正に複製することを防止できる。そして、プログラ
ムが書き込まれたマイクロコンピュータをユーザが再利
用したい場合には、メモリセルアレイ１００の全てのデ
ータを消去する。この場合、ユーザはソースプログラム
を有しているため、メモリセルアレイ１００のデータを
全て消去しても問題は生じない。メモリセルアレイ１０
０の全てのデータが消去されると、図２の全消去信号６
０８がアクティブとなり、ＥＥＰＲＯＭ６０１に対する
消去・書き込みが許可される。これによりＥＥＰＲＯＭ
６０１に書き込まれた読み出し禁止の設定を解除でき、
メモリセルアレイ１００からのデータ読み出しが可能に
なる。この結果、ユーザは、ベリファイ動作による検証
を行いながら、新たなプログラムをメモリセルアレイ１
００に書き込むことが可能になる。即ちマイクロコンピ
ュータを再利用することが可能になる。
【００３４】３．ＥＥＰＲＯＭの書き込み回路 図４（Ａ）に図２の書き込み回路６０３の構成の一例を
示し、図４（Ｂ）にその動作を説明するためのタイミン
グチャート図を示す。
【００３５】読み出し禁止制御信号６０５がＬレベルで
ある場合には（図４（Ｂ）のＥ１参照）、制御信号６０
６（消去・書き込み信号）がそのまま制御信号６０７と
してＥＥＰＲＯＭ６０１に伝えられる（Ｅ２、Ｅ３参
照）。即ちＥＥＰＲＯＭ６０１のデータの消去・書き込
みが許可される。
【００３６】一方、読み出し禁止制御信号６０５がＨレ
ベルになると（Ｅ４参照）、制御信号６０６がＨレベル
になっても制御信号６０７はＬレベルに固定される（Ｅ
５、Ｅ６参照）。即ちＥＥＰＲＯＭ６０１のデータの消
去・書き込みが禁止される。しかしながら、このように
読み出し禁止制御信号６０５がＨレベルであっても、全
消去信号６０８がＨレベルになると（Ｅ７参照）、制御
信号６０６がそのまま制御信号６０７としてＥＥＰＲＯ
Ｍ６０１に伝えられるようになる。即ち、メモリセルア
レイ１００の全てのデータが消去されると、ＥＥＰＲＯ
Ｍ６０１のデータの消去・書き込み禁止が解除される。
これにより、メモリセルアレイ１００のデータ読み出し
禁止を解除できるようになる。
【００３７】４．全消去動作及びページ単位又はブロッ
ク単位の消去 メモリセルアレイ１００のデータの消去は、全消去動作
（一括消去）により行ってもよいし、アドレスを指定し
たページ単位又はブロック単位の消去により行ってもよ
い。
【００３８】全消去動作により消去する場合には、図５
（Ａ）に示すように、全消去動作を行ったこと自体で
（全消去命令が発行されたこと自体で）、メモリセルア
レイ１００の全てのデータが消去されたことを検出でき
る。但し、全消去動作による消去の場合においても、例
えば図１のＣＰＵ１０９を動作させてメモリセルアレイ
１００の全アドレスの読み出しを行うことで、全てのデ
ータが消去されたことを検出するようにしてもよい。
【００３９】アドレスを指定しページ単位又はブロック
単位で消去する場合には、図５（Ｂ）に示すように、例
えば図１のＣＰＵ１０９を動作させてメモリセルアレイ
１００の全アドレスの読み出しを行うことで、全てのデ
ータが消去されたことを検出できる。なおＣＰＵ１０９
を動作させるためのプログラムは、ＲＡＭ上へ転送し実
行してもよいし、このプログラムをあらかじめマスクＲ
ＯＭに組み込んでおくようにしてもよい。
【００４０】メモリセルアレイ１００の全てのデータが
消去されたことを全消去動作を行ったこと自体で検出す
る図５（Ａ）の手法には、回路構成や回路の制御を簡易
化できるという利点がある。一方、メモリセルアレイ１
００の全てのデータが消去されたことを全アドレスの読
み出しにより検出する図５（Ｂ）の手法には、メモリセ
ルアレイ１００の寿命を高めることができるという利点
がある。即ち図５（Ｃ）に示すように、メモリセルアレ
イ１００の一部の領域にのみデータを書き込むだけであ
り、その他の領域が消去状態になっている場合を考え
る。この場合には全消去動作により消去するよりも、書
き込んだ領域のみをページ単位又はブロック単位で消去
する方が、メモリセルアレイ１００の各不揮発性メモリ
セルに加わるストレスを軽減できる。これにより、書き
込み回数が有限回数に制限されるメモリセルアレイ１０
０の寿命を高めることが可能になる。
【００４１】５．電源オン時の動作 また本実施形態では、マイクロコンピュータに対する電
源オン時に、ＥＥＰＲＯＭ６０１（第二の不揮発性メモ
リ）の記憶内容を読み出し、読み出された記憶内容に基
づいてメモリセルアレイ１００（第一の不揮発性メモ
リ）のデータ読み出しを禁止するか否かを判断するよう
にしている。即ち図６に示すように本実施形態では、電
源ＶＤＤを投入した後、所与の期間が経過すると、ＲＥ
ＳＥＴ信号がＨレベルに立ち上がる（非アクティブにな
る）。そしてこのＨレベルの立ち上がりに基づいて微分
パルスが生成され、この微分パルスに基づいて、ＥＥＰ
ＲＯＭ６０１の記憶内容が読み出される。そして、メモ
リセルアレイ１００のデータ読み出しを禁止するか否か
を判断する。このようにすることで、電源がオンする毎
に、メモリセルアレイ１００に記憶されるデータを保護
すべきか否かを判断できるようになり、電源がオフにな
った場合にも不揮発性のメモリであるＥＥＰＲＯＭ６０
１の記憶内容は保持されるため、確実な機密保護を実現
できるようになる。
【００４２】６．メモリセルアレイ、ＥＥＰＲＯＭの消
去・書き込み制御の独立化 また本実施形態では、図７に示すように、メモリセルア
レイ１００（第一の不揮発性メモリ）の消去・書き込み
と、ＥＥＰＲＯＭ６０１（第二の不揮発性メモリ）の消
去・書き込みとを別々に制御している。例えば図１に示
すように、メモリセルアレイ１００の消去・書き込み
は、Ｘデコーダ１０４、Ｙデコーダ１０１、センスアン
プ１０２、制御回路１０６などにより制御される。一
方、図２に示すように、ＥＥＰＲＯＭ６０１の消去・書
き込みは、書き込み回路６０３により制御される。この
ように別々に制御することで、電源のオン時に、ＥＥＰ
ＲＯＭ６０１の記憶内容を確認した後にメモリセルアレ
イ１００のデータ読み出しを禁止するか否かを判断でき
るようになる。また各制御の簡易化を図れると共に、Ｅ
ＥＰＲＯＭ６０１をメモリセルアレイ１００の中に組み
込んだ場合に生じる回路規模の増加を防止できるように
なる。
【００４３】７．複数のＥＥＰＲＯＭを用いる読み出し
禁止制御回路 図８に、読み出し禁止制御回路１０７の構成の他の例を
示す。図２との主な相違点は、図８では複数のＥＥＰＲ
ＯＭ７０１、７０４を用いている点である。書き込み回
路７０３は、まず制御信号７０７に基づいて、ＥＥＰＲ
ＯＭ７０１、７０４のデータを消去する。次に読み出し
禁止設定の書き込みを両方のＥＥＰＲＯＭ７０１、７０
４に対して行う。なおＥＥＰＲＯＭ７０１、７０４が初
期に消去状態になっている場合には消去動作は必ずしも
必要ない。
【００４４】図７に示すようにＥＥＰＲＯＭは、メモリ
セルアレイとは半導体装置（半導体チップ）上で別の場
所にレイアウトされるため、プロセスの加工上の問題等
に起因してその特性がばらつくことがある。特にＥＥＰ
ＲＯＭの占める面積は、メモリセルアレイに比べて極端
に小さいため、特性のバラツキは非常に大きなものとな
る。そして、この特性のバラツキに起因してＥＥＰＲＯ
Ｍの記憶データが失われてしまうと、メモリセルアレイ
にプログラミングされたデータを保護できなくなってし
まう。
【００４５】そこで本実施形態では、複数のＥＥＰＲＯ
Ｍ７０１、７０４を同時使用して、メモリセルアレイに
記憶されるデータの確実な保護を実現している。
【００４６】ＥＥＰＲＯＭ７０１、７０４に書き込まれ
たデータは読み出し回路７０２により読み出される。図
９（Ａ）に読み出し回路７０２の構成例を示し、図９
（Ｂ）にその真理値表を示す。ＥＥＰＲＯＭ７０１、７
０４の出力信号７０５、７１１の少なくとも一方がＬレ
ベル（読み出し禁止）である場合には、読み出し回路７
０２の出力信号７０６はＨレベル（読み出し禁止）にな
る。一方、出力信号７０５、７１１の両方がＨレベル
（読み出し許可）である場合には、読み出し回路７０２
の出力信号７０６はＬレベル（読み出し許可）になる。
このようにすることで、ＥＥＰＲＯＭ７０１、７０４の
いずれか一方の設定内容が誤ったものになっても、メモ
リセルアレイに記憶されるデータの確実な機密保護を図
れるようになる。
【００４７】読み出し禁止制御信号７０６がＨレベルに
なると、ＥＥＰＲＯＭ７０１、７０４に対する消去・書
き込みが禁止となる。これにより、ＥＥＰＲＯＭ７０
１、７０４に記憶された読み出し禁止の設定が書き換え
られないことを保証できる。一方、メモリセルアレイ１
００の全てのデータが消去されたことが検出されると、
全消去信号７１０がアクティブとなり、ＥＥＰＲＯＭ７
０１、７０４に対する消去・書き込みが許可される。こ
れにより、読み出し禁止の設定の解除が可能となり、メ
モリセルアレイ１００からのデータ読み出しが可能にな
る。
【００４８】８．出力制御回路 図１の出力制御回路１１０は、読み出し禁止が設定され
た場合に、ＣＰＵ１０９からの読み出しか外部からの読
み出しかを判別する。そしてＣＰＵ１０９からのアクセ
スの場合は通常の読み出しを行い、外部からのアクセス
に対しては固定値を出力するように出力バッファ１０３
を制御する。
【００４９】図１０（Ａ）に、出力制御回路１１０及び
出力バッファ１０３の構成例を示す。信号３０８は、読
み出し禁止制御回路１０７からの読み出し禁止制御信号
１１１に相当する。信号３０９は、ＣＰＵ１０９からの
アクセス要求信号である。信号３１１、３１２、３１３
は、各々、センスアンプ１０２の出力信号である。ＣＰ
Ｕアクセス要求信号３０９がアクティブ（Ｈレベル）に
なると、読み出し禁止制御信号３０８の状態に依存せず
に信号３１０はＨレベルになる。そして、ＣＰＵ１０９
からの読み出し信号３１４がアクティブになると、セン
スアンプの出力信号３１１、３１２、３１３がデータバ
ス３１８（図１の１１５）へ出力される。一方、読み出
し禁止制御信号３０８がＨレベルで、ＣＰＵアクセス要
求信号３０９が非アクティブ（Ｌレベル）の場合は、信
号３１０はＬレベルとなる。これによりデータバス３１
８へはＬレベルの固定値が出力される。これにより、メ
モリセルアレイ１００からのデータ読み出し禁止が実現
される。
【００５０】図１０（Ｂ）に、出力制御回路１１０及び
出力バッファ１０３の他の構成例を示す。ＣＰＵアクセ
ス要求信号４０９がアクティブ（Ｈレベル）となると読
み出し禁止制御信号４０８の状態に依存せずに信号４１
０はＬレベルとなる。そしてＣＰＵ１０８からの読み出
し信号４１４がアクティブになると、センスアンプの出
力信号４１１、４１２、４１３がデータバス４１８へ出
力される。一方、読み出し禁止制御信号４０８がＨレベ
ルで、ＣＰＵアクセス要求信号４０９が非アクティブ
（Ｌレベル）の場合は、信号４１０はＨレベルとなり、
データバス４１８へはＨレベルの固定値が出力される。
【００５１】９．マイクロコンピュータの他の構成例 図１１に、本実施形態のマイクロコンピュータの他の構
成例を示す。図１との主な相違点は、図１ではＣＰＵ１
０９が読み出し禁止設定信号１１７を用いて読み出し禁
止の設定を行っているのに対して、図１１では書き込み
制御回路２０８が、読み出し禁止設定信号２１７を用い
て読み出し禁止の設定を行っている点である。即ち図１
では、ＣＰＵ２０９の動作により読み出し禁止制御回路
１０７に読み出し禁止を設定しているが、図１１では、
マイクロコンピュータの外部（ＲＯＭライタ）から、書
き込み制御回路２０８を介して直接に読み出し禁止制御
回路２０７に読み出し禁止の設定が行われる。またメモ
リセルアレイ２００へのデータ書き込みや、読み出し禁
止の解除等も、図１ではＣＰＵが動作することによって
行われるが、図１１では書き込み制御回路２０８が直接
に行う。その他の部分については図１とほぼ同様の構成
であるため、説明を省略する。
【００５２】なお図１１では、出力バッファ２０３を出
力制御回路２１０が制御することで、メモリセルアレイ
２００からのデータ読み出しを禁止している。しかしな
がら、外部読み出し制御回路２２２を書き込み制御回路
２０８内に設けて、外部からのデータ読み出しをこの外
部読み出し制御回路２２２により制御することで、メモ
リセルアレイ２００からのデータ読み出しを禁止しても
よい。
【００５３】図１２（Ａ）に、外部読み出し制御回路２
２２の構成例を示す。信号８０５、８０６、８０７は図
１１のデータバス２１５へ接続される。読み出し禁止制
御回路２０７へ読み出し禁止設定を行うと、読み出し禁
止信号８０４がＬレベルとなり、出力信号８０８、８０
９、８１０は全てＬレベルに固定される。これにより外
部からのデータ読み出しが禁止される。
【００５４】図１２（Ｂ）に、外部読み出し制御回路２
２２の他の構成例を示す。信号９０５、９０６、９０７
は、データバス２１５へ接続される。読み出し禁止制御
回路２０７へ読み出し禁止設定を行うと、読み出し禁止
信号９０４がＨレベルとなり出力信号８０８、８０９、
８１０は全てＨレベルに固定される。これにより外部か
らのデータ読み出しが禁止される。
【００５５】１０．マイクロコンピュータの他の構成例 図１３に、本実施形態のマイクロコンピュータの他の構
成例を示す。図１３は、図１の構成と図１１の構成とを
組み合わせたものに相当する。
【００５６】（１）通常動作モード 不揮発性メモリブロック１０に記憶されるデータに基づ
きＣＰＵ１８が動作する通常動作モードにおいては、Ｃ
ＰＵ１８からアドレスバス３０、セレクタ２０を介して
アドレスが不揮発性メモリブロック１０に入力される。
そして不揮発性メモリブロック１０から読み出されたデ
ータに基づきＣＰＵ１８が所与の処理を行う。このよう
にすることで、不揮発性メモリブロック１０にユーザが
プログラミングしたデータに基づいてＣＰＵ１８を動作
させることが可能となる。
【００５７】不揮発性メモリブロック１０にデータを記
憶するプログラミングモードとして、図１３では、パラ
レル書き込みによるプログラミングモード（以下、パラ
レルモードと呼ぶ）と、シリアル書き込みによるプログ
ラミングモード（以下、シリアルモードと呼ぶ）とが用
意されている。なお通常動作モード、パラレルモード、
シリアルモードのいずれのモードにするかは、マイクロ
コンピュータの特定の端子の状態を電源オン時又はＲＥ
ＳＥＴ信号解除時に検出することにより判断する。
【００５８】（２）パラレルモード パラレルモード時においては、外部のＲＯＭライタ等か
らパラレル端子３４を介して各種データが入力され、メ
モリ制御レジスタ１２に書き込まれる。またメモリ制御
レジスタ１２に書き込まれた各種データがパラレル端子
３４を介して外部に出力される。この場合のレジスタア
ドレスは、パラレル端子３６から入力されるアドレスに
より指定される。図１４に、メモリ制御レジスタ１２の
レジスタ構成の例を示す。パラレル端子３４から入力さ
れたメモリアドレスは、ビットＭＡ１５〜ＭＡ０に書き
込まれる。同様にメモリデータは、不揮発性メモリブロ
ックへのデータ書き込み時にはビットＭＤ７〜ＭＤ０に
書き込まれ、データ読み出し時にはビットＭＤ７〜ＭＤ
０から読み出される。メモリ制御レジスタ１２は、制御
ビットＥＲＡＳＥ、ＦＬＡＳＨ、ＰＲＯＧ、ＰＲＯＴ、
ＥＲ３４８等を有している。これらの制御ビットの書き
込みや読み出しも、パラレル端子３４、３６を用いて行
われる。
【００５９】メモリ制御レジスタ１２のビットＭＡ１５
〜ＭＡ０に書き込まれたメモリアドレスは、セレクタ２
０を介して不揮発性メモリブロック１０に出力される。
そしてデータ書き込み時には、メモリ制御レジスタ１２
のビットＭＤ７〜ＭＤ０に書き込まれたメモリデータ
が、セレクタ２４を介して不揮発性メモリブロック１０
に出力され、上記メモリアドレス位置に書き込まれる。
一方、データ読み出し時には、上記メモリアドレス位置
から不揮発性メモリブロック１０のデータが読み出さ
れ、セレクタ２４を介してメモリ制御レジスタ１２のＭ
Ｄ７〜ＭＤ０に書き込まれる。
【００６０】不揮発性メモリブロック１０は、図１４に
示す各種制御ビットにより制御される。例えば不揮発性
メモリブロック１０のデータを消去する場合には、ＥＲ
ＡＳＥをイネーブルにし、全消去動作を行いたい場合に
は、ＦＬＡＳＨをイネーブルする。また不揮発性メモリ
ブロック１０にデータを書き込みたい場合には、ＰＲＯ
Ｇをイネーブルにする。
【００６１】図１４の制御ビットは、図１３の読み出し
禁止制御回路１４も制御している。例えば、不揮発性メ
モリブロック１０のデータ読み出しを禁止したい場合に
はＰＲＯＴをＨレベルにし、データ読み出しを許可した
い場合にはＰＲＯＴをＬレベルにする。これにより読み
出し禁止制御回路１４が内蔵するＥＥＰＲＯＭに、読み
出し禁止又は許可の設定が記憶される。読み出しの禁止
が設定された場合には、読み出し禁止制御信号１５がア
クティブになり、不揮発性メモリブロック１０のデータ
読み出しが禁止される。また読み出し禁止制御回路１４
のＥＥＰＲＯＭの消去・書き込みも禁止される。そして
不揮発性メモリブロック１０のデータが全て消去された
ことが検出されると（図１３のＥＲ３４８参照）、読み
出し禁止制御回路１４のＥＥＰＲＯＭの消去・書き込み
が許可される。これにより、不揮発性メモリブロック１
０のデータ読み出しの禁止又は許可を再度設定すること
が可能になる。
【００６２】以上説明したパラレルモードによれば、図
１１と同様に、外部から書き込み制御回路を介して直接
に、読み出し禁止を設定したり不揮発性メモリブロック
にデータをプログラミングしたりすることが可能にな
る。
【００６３】（３）シリアルモード シリアルモード時においては、マスクＲＯＭ１６に格納
されるプログラムに基づきＣＰＵ１８が動作する。また
シリアル端子３８を介して外部とメモリ制御レジスタ１
２との間のデータのやり取りが行われる。マスクＲＯＭ
１６に格納されるプログラムに基づき動作するＣＰＵ１
８は、図１４のビットＳＣ３〜ＳＣ０やビットＳＳ３〜
ＳＳ０を用いて、ビットＳＤ７〜ＳＤ０に格納されたデ
ータを解析する。そして、例えばＳＤ７〜ＳＤ０に格納
されたデータがメモリアドレスであると判断した場合に
は、それをビットＭＡ１５〜ＭＡ０に格納し、メモリデ
ータであると判断した場合には、それをビットＭＤ７〜
ＭＤ０に格納する。また制御ビットであると判断した場
合には、それを対応する制御ビットに格納する。このシ
リアルモードによれば、不揮発性メモリブロック１０へ
のデータのプログラミングを少ない端子数で実現でき
る。したがって、例えば、システム基板にマイクロコン
ピュータが実装された状態でプログラミングを行うこと
等が可能となる。
【００６４】以上説明したシリアルモードによれば、図
１と同様に、ＣＰＵを動作させて、読み出し禁止を設定
したり不揮発性メモリブロックにデータをプログラミン
グしたりすることが可能になる。
【００６５】（４）出力制御回路 図１５（Ａ）に不揮発性メモリブロック１０が含む出力
制御回路４０及び出力バッファ４２の構成例を示し、図
１５（Ｂ）にその真理値表を示す。図１５（Ａ）の構成
は図１０（Ａ）の構成と同様である。
【００６６】ＣＰＵアクセス要求信号１３０９は、通常
動作モード時にアクティブ（Ｈレベル）になる。そして
図１５（Ｂ）に示すように、ＣＰＵアクセス要求信号１
３０９がアクティブになると、読み出し禁止制御信号１
３０８の状態に依存せずに信号１３１０はＨレベルにな
る。そして、ＣＰＵからの読み出し信号１３１４がアク
ティブになると、センスアンプの出力信号１３１１、１
３１２、１３１３がデータバス１３１８（図１３の３
２）へ出力される。
【００６７】一方、ＣＰＵアクセス要求信号１３０９
は、通常動作モード時以外のパラレルモード時やシリア
ルモード時等には非アクティブ（Ｌレベル）になる。そ
して、読み出し禁止制御信号１３０８がＨレベル（禁
止）で、ＣＰＵアクセス要求信号１３０９がＬレベル
（非アクティブ）の場合は、信号１３１０はＬレベルと
なる。これによりデータバス１３１８へはＬレベルの固
定値が出力される。
【００６８】１１．電子機器 図１６に、以上説明したマイクロコンピュータを含む電
子機器の機能ブロック図の一例を示す。この電子機器
は、マイクロコンピュータ（半導体装置）１０００と入
力部１０３０と画像出力部１０３２と音出力部１０３４
とを含む。またマイクロコンピュータ１０００は、ＣＰ
Ｕ１００２、不揮発性メモリブロック１００４、読み出
し禁止制御回路１００６、書き込み制御回路１００８、
マスクＲＯＭ１０１０、ＲＡＭ１０１２、タイマ１０１
４、入力ポート１０１６、画像出力制御部１０１８、音
出力制御部１０２０、電源生成部１０２２、バス（アド
レス、データ）１０２４を含む。
【００６９】ここでＲＡＭ１０１２は、ＣＰＵ１００２
などの作業領域となるものである。タイマ１０１４は、
時計、カレンダーなどの各種の計時機能を有するもので
ある。入力ポート１０１６は、入力部１０３０から入力
されるデータを受け付けるためのものである。画像出力
制御部１０１８は、ＬＣＤやＣＲＴなどの画像出力部１
０３２での画像出力を制御するためのものである。画像
出力部１０３２がＬＣＤである場合には、画像出力制御
部１０１８はＬＣＤドライバになる。音出力制御部１０
２０は、スピーカなどの音出力部１０３４での音出力を
制御するためのものである。電子機器がゲーム機である
場合には、ゲーム音の出力の制御を行う。電源生成部１
０２２は、マイクロコンピュータ１０００で使用される
各種電源（例えばＥＥＰＲＯＭ用の高電圧電源）を生成
するためのものである。
【００７０】図１７（Ａ）に、電子機器の１つである携
帯型ゲーム機の外観図の例を示す。ユーザは、入力部で
ある操作ボタン１０４０や十字キー１０４２を用いて、
操作データを入力する。そしてユーザからの操作データ
と不揮発性メモリブロック等に書き込まれたゲームプロ
グラムとに基づいてゲーム画像、ゲーム音が生成され、
これらのゲーム画像、ゲーム音がディスプレイ１０４
６、スピーカ１０４８により出力される。本実施形態に
よれば、不揮発性メモリブロックに書き込まれたゲーム
プログラムが第三者により不正に複製されるのを防止で
きる。また、ゲームプログラムに読み出し禁止の保護を
かけた状態でゲーム機を出荷し、市場の反応を調べた後
に回収し、回収したゲーム機のゲームプログラムをバー
ジョンアップ版に書き換えて再出荷することも可能とな
る。この場合、不揮発性メモリブロックの全てのデータ
を消去することで、ゲームプログラムの書き換えが可能
になる。
【００７１】図１７（Ｂ）に、電子機器の１つである電
子手帳の外観図の例を示す。ユーザは、入力部であるキ
ーボード１０５０により所望のデータを入力する。そし
て、ユーザが電子手帳に記憶させた文字や数字などの情
報等は、ディスプレイ１０５２により表示される。本実
施形態によれば、電子手帳を動作させるためのプログラ
ム等の機密を保護できると共に、電子手帳やこの電子手
帳が含むマイクロコンピュータの再利用を図ることが可
能になる。
【００７２】図１７（Ｃ）に、電子機器の１つである携
帯型オーディオ機器（ＭＤ、ＣＤ、カセットデッキ）の
外観図を示す。この場合、例えばヘッドホンのリモコン
１０６０に本実施形態のマイクロコンピュータが内蔵さ
れる。ユーザは、リモコン１０６０のディスプレイ１０
６４の表示内容を確認しながら操作ボタン１０６２を操
作して、オーディオ装置の再生や早送りなどの操作を行
う。本実施形態によれば、リモコンを動作させるための
プログラム等の機密を保護できると共に、リモコンやこ
のリモコンが含むマイクロコンピュータの再利用を図る
ことが可能になる。
【００７３】なお本実施形態が適用できる電子機器は、
図１７（Ａ）、（Ｂ）、（Ｃ）に示したものに限られる
ものではなく、情報記憶媒体（ＣＤ−ＲＯＭ、ＤＶＤ
等）の読み出し装置、携帯電話、プリンタ、カーナビゲ
ーションシステム、パーソナルコンピュータ等の種類の
電子機器に適用できる。
【００７４】なお本発明は上記実施形態に限定されるも
のではなく、本発明の要旨の範囲内で種々の変形実施が
可能である。
【００７５】例えば本実施形態では、半導体装置の１つ
であるマイクロコンピュータに本発明を適用した場合に
ついて説明したが、本発明はこれに限らず種々の半導体
装置に適用できる。例えば図１８に、論理機能ブロック
であるゲートアレイブロック５０９を含む半導体装置の
機能ブロック図の例を示す。図１１と異なるのは、ＣＰ
Ｕの代わりにゲートアレイブロック５０９が設けられて
いる点である。その他については図１１と同様であるた
め詳細な説明は省略する。ゲートアレイブロック５０９
に、ＤＳＰ、エラー訂正、画像生成、音生成、データ圧
縮などの各種の論理機能を持たせることで、不揮発性メ
モリブロック５２０に書き込まれたデータに基づく各種
の処理が可能になる。
【００７６】また本実施形態では不揮発性メモリがＥＥ
ＰＲＯＭである場合を例にとり説明を行ったが、本発明
における不揮発性メモリとしては、ＥＥＰＲＯＭ以外に
も例えば強誘電体メモリなどの種々のメモリを考えるこ
とができる。
【００７７】また読み出し禁止の設定手法や、全てのデ
ータが検出されたことを検出する手法や、読み出し禁止
の解除手法も、本実施形態で説明したものが特に望まし
いが、これに限定されるものではない。
【００７８】また読み出し禁止手段の構成も、本実施形
態で説明したものが特に望ましいが、これに限定される
ものではない。
【００７９】
【図面の簡単な説明】
【図１】本実施形態のマイクロコンピュータの構成例を
示す機能ブロック図である。
【図２】読み出し禁止制御回路の構成例を示す機能ブロ
ック図である。
【図３】図３（Ａ）、（Ｂ）は、読み出し禁止制御回路
の動作について説明するための図である。
【図４】図４（Ａ）は書き込み回路の構成例を示す図で
あり、図４（Ｂ）はその動作を説明するためのタイミン
グチャート図である。
【図５】図５（Ａ）、（Ｂ）、（Ｃ）は、全てのデータ
が消去されたことを検出する種々の手法について説明す
るための図である。
【図６】電源オン時の動作について説明するためのタイ
ミングチャート図である。
【図７】メモリセルアレイとＥＥＰＲＯＭを別々に制御
する手法について説明するための図である。
【図８】読み出し禁止制御回路の構成の他の例を示す機
能ブロック図である。
【図９】図９（Ａ）は読み出し回路の構成例を示す図で
あり、図９（Ｂ）はその真理値表を示す図である。
【図１０】図１０（Ａ）、（Ｂ）は、出力制御回路及び
出力バッファの構成例を示す図である。
【図１１】マイクロコンピュータの構成の他の例を示す
機能ブロック図である。
【図１２】図１２（Ａ）、（Ｂ）は、外部読み出し制御
回路の構成例を示す図である。
【図１３】マイクロコンピュータの構成の他の例を示す
機能ブロック図である。
【図１４】メモリ制御レジスタのレジスタ構成について
説明するための図である。
【図１５】図１５（Ａ）は、出力制御回路及び出力バッ
ファの構成例を示す図であり、図１５（Ｂ）はその真理
値表を示す図である。
【図１６】マイクロコンピュータを含む電子機器の構成
例を示す機能ブロック図である。
【図１７】図１７（Ａ）、（Ｂ）、（Ｃ）は、種々の電
子機器の外観図の例を示す図である。
【図１８】論理機能ブロックを含む半導体装置の構成例
を示す機能ブロック図である。
【符号の説明】
１００ 不揮発性メモリセルアレイ １０１ Ｙデコーダ １０２ センスアンプ １０３ 出力バッファ １０４ Ｘデコーダ １０５ アドレスマルチプレクサ １０６ 制御回路 １０７ 読み出し禁止制御回路 １０８ 書き込み制御回路 １０９ ＣＰＵ １１０ 出力制御回路 １１１ 読み出し禁止制御信号 １１２ 書き込み制御回路からの制御信号 １１３ ＣＰＵからの制御信号 １１４ ＣＰＵからのアドレス信号 １１５ データバス １１６ 書き込み制御回路からのアドレス信号 １１７ 読み出し禁止設定信号 １１８ 入力バッファ ２００ 不揮発性メモリセルアレイ ２０１ Ｙデコーダ ２０２ センスアンプ ２０３ 出力バッファ ２０４ Ｘデコーダ ２０５ アドレスマルチプレクサ ２０６ 制御回路 ２０７ 読み出し禁止制御回路 ２０８ 書き込み制御回路 ２０９ ＣＰＵ ２１０ 出力制御回路 ２１１ 読み出し禁止制御信号 ２１２ 書き込み制御回路からの制御信号 ２１３ ＣＰＵからの制御信号 ２１４ ＣＰＵからのアドレス信号 ２１５ データバス ２１６ 書き込み制御回路からのアドレス信号 ２１７ 読み出し禁止設定信号 ２１８ 入力バッファ ３０１ 読み出し禁止制御回路 ３０２ 読み出し禁止ＮＡＮＤゲート ３０３ 読み出し禁止ＮＡＤＮゲート ３０４ 読み出し禁止ＮＡＮＤゲート ３０５ クロックドインバータ ３０６ クロックドインバータ ３０７ クロックドインバータ ３０８ 読み出し禁止制御信号 ３０９ ＣＰＵアクセス信号 ３１０ 読み出し禁止信号 ３１１ センスアンプ出力信号 ３１２ センスアンプ出力信号 ３１３ センスアンプ出力信号 ３１４ 読み出し信号 ３１５ データ信号 ３１６ データ信号 ３１７ データ信号 ４０１ 読み出し禁止制御回路 ４０２ 読み出し禁止ＮＯＲゲート ４０３ 読み出し禁止ＮＯＲゲート ４０４ 読み出し禁止ＮＯＲゲート ４０５ クロックドインバータ ４０６ クロックドインバータ ４０７ クロックドインバータ ４０８ 読み出し禁止制御信号 ４０９ ＣＰＵアクセス信号 ４１０ 読み出し禁止信号 ４１１ センスアンプ出力信号 ４１２ センスアンプ出力信号 ４１３ センスアンプ出力信号 ４１４ 読み出し信号 ４１５ データ信号 ４１６ データ信号 ４１７ データ信号 ５００ 不揮発性メモリセルアレイ ５０１ Ｙデコーダ ５０２ センスアンプ ５０３ 出力バッファ ５０４ Ｘデコーダ ５０５ アドレスマルチプレクサ ５０６ 制御回路 ５０７ 読み出し禁止制御回路 ５０８ 書き込み制御回路 ５０９ ゲートアレイブロック ５１０ 出力制御回路 ５１１ 読み出し禁止制御信号 ５１２ 書き込み制御回路からの制御信号 ５１３ ゲートアレイブロックからの制御信号 ５１４ ゲートアレイブロックからのアドレス信号 ５１５ データバス ５１６ 書き込み制御回路からのアドレス信号 ５１７ 読み出し禁止設定信号 ５１８ 入力バッファ ６０１ ＥＥＰＲＯＭ ６０２ 読み出し回路 ６０３ 書き込み回路 ６０４ ＥＥＰＲＯＭ出力信号 ６０５ 読み出し禁止制御信号 ６０６ 制御信号（消去・書き込み信号） ６０７ 制御信号（消去・書き込み信号） ６０８ 全消去信号 ７０１ ＥＥＰＲＯＭ ７０２ 読み出し回路 ７０３ 書き込み回路 ７０４ ＥＥＰＲＯＭ ７０５ ＥＥＰＲＯＭの出力信号 ７０６ 読み出し禁止制御信号 ７０７ 制御信号（消去・書き込み信号） ７０８ 制御信号（消去・書き込み信号） ７０９ 制御信号（消去・書き込み信号） ７１０ 全消去信号 ７１１ ＥＥＰＲＯＭの出力信号 ７１２ 読み出し禁止設定信号 ８０１ 読み出し禁止ＡＮＤゲート ８０２ 読み出し禁止ＡＮＤゲート ８０３ 読み出し禁止ＡＮＤゲート ８０４ 読み出し禁止信号 ８０５ データバス信号 ８０６ データバス信号 ８０７ データバス信号 ８０８ データ出力信号 ８０９ データ出力信号 ８１０ データ出力信号 ９０１ 読み出し禁止ＯＲゲート ９０２ 読み出し禁止ＯＲゲート ９０３ 読み出し禁止ＯＲゲート ９０４ 読み出し禁止信号 ９０５ データバス信号 ９０６ データバス信号 ９０７ データバス信号 ９０８ データ出力信号 ９０９ データ出力信号 ９１０ データ出力信号

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】 半導体装置の外部から電気的にデータの
    消去・書き込みが可能な第一の不揮発性メモリと、 前記第一の不揮発性メモリに書き込まれたデータの外部
    からの読み出しを禁止し該データの機密を保護する読み
    出し禁止手段と、 前記第一の不揮発性メモリの全てのデータが消去された
    ことを検出した場合に、前記第一の不揮発性メモリのデ
    ータ読み出し禁止を解除する手段とを含むことを特徴と
    する半導体装置。
  2. 【請求項２】 請求項１において、 前記第一の不揮発性メモリのデータを全消去動作により
    消去すると共に、前記第一の不揮発性メモリに対して前
    記全消去動作が行われたか否かに基づき、前記第一の不
    揮発性メモリの全てのデータが消去されたことを検出す
    ることを特徴とする半導体装置。
  3. 【請求項３】 請求項１又は２において、 前記第一の不揮発性メモリのデータを、アドレスを指定
    してページ単位及びブロック単位のいずれかで消去する
    と共に、前記第一の不揮発性メモリの全アドレスのデー
    タを読み出すことにより、前記第一の不揮発性メモリの
    全てのデータが消去されたこと検出することを特徴とす
    る半導体装置。
  4. 【請求項４】 請求項１乃至３のいずれかにおいて、 前記読み出し禁止手段が、 電気的にデータの消去・書き込みが可能であり前記第一
    の不揮発性メモリのデータ読み出し禁止の設定を記憶す
    る少なくとも一つの第二の不揮発性メモリを含むことを
    特徴とする半導体装置。
  5. 【請求項５】 請求項４において、 前記読み出し禁止手段が、 前記第一の不揮発性メモリのデータ読み出し禁止の設定
    が前記第二の不揮発性メモリに記憶された場合には、前
    記第二の不揮発性メモリの消去・書き込みを禁止し、 前記第一の不揮発性メモリの全てのデータが消去された
    ことが検出された場合には、前記第二の不揮発性メモリ
    の消去・書き込みの禁止を解除することを特徴とする半
    導体装置。
  6. 【請求項６】 請求項４又は５において、 半導体装置の電源オン時に前記第二の不揮発性メモリの
    記憶内容を読み出し、読み出された記憶内容に基づいて
    前記第一の不揮発性メモリのデータ読み出しを禁止する
    か否かを判断することを特徴とする半導体装置。
  7. 【請求項７】 請求項４乃至６のいずれかにおいて、 前記第一の不揮発性メモリの消去・書き込みと前記第二
    の不揮発性メモリの消去・書き込みとを別々に制御する
    ことを特徴とする半導体装置。
  8. 【請求項８】 請求項４乃至７のいずれかにおいて、 前記読み出し禁止手段が、 前記第二の不揮発性メモリを複数含み、該複数の第二の
    不揮発性メモリの出力信号の中の少なくとも一つが読み
    出し禁止の設定となっている場合に、前記第一の不揮発
    性メモリからのデータ読み出しを禁止することを特徴と
    する半導体装置。
  9. 【請求項９】 請求項１乃至８のいずれかにおいて、 前記第一の不揮発性メモリのデータ読み出しの禁止、デ
    ータ読み出し禁止の解除を、内蔵するＣＰＵが動作して
    行うことを特徴とする半導体装置。
  10. 【請求項１０】 請求項１乃至９のいずれかにおいて、 前記読み出し禁止手段が、 前記第１の不揮発性メモリのデータを出力するための出
    力バッファを制御することで、該データの外部からの読
    み出しを禁止することを特徴とする半導体装置。
  11. 【請求項１１】 請求項１乃至１０のいずれかにおい
    て、 前記読み出し禁止手段が、 前記第１の不揮発性メモリのデータを外部に読み出すた
    めの外部読み出し制御回路を制御することで、該データ
    の外部からの読み出しを禁止することを特徴とする半導
    体装置。
  12. 【請求項１２】 請求項１乃至１１のいずれかにおい
    て、 前記第一の不揮発性メモリに記憶されるデータに基づき
    ＣＰＵ及び論理機能ブロックのいずれかが動作する通常
    動作モードにおいては、前記第一の不揮発性メモリのデ
    ータ読み出し禁止が設定されていても前記ＣＰＵ、前記
    論理機能ブロックによる前記第一の不揮発性メモリから
    のデータ読み出しを許可し、 前記通常動作モード以外のモードにおいては、前記第一
    の不揮発性メモリのデータ読み出し禁止が解除されてい
    ることを条件として前記第一の不揮発性メモリからのデ
    ータ読み出しを許可することを特徴とする半導体装置。
  13. 【請求項１３】 請求項１乃至１２のいずれかにおい
    て、 前記第一の不揮発性メモリに記憶されるデータに基づき
    動作するＣＰＵを含むことを特徴とする半導体装置。
  14. 【請求項１４】 請求項１乃至１２のいずれかにおい
    て、 前記第一の不揮発性メモリに記憶されるデータに基づき
    動作する論理機能ブロックを含むことを特徴とする半導
    体装置。
  15. 【請求項１５】 請求項１乃至１４のいずれかの半導体
    装置と、 前記半導体装置にデータを入力するための入力手段と、 前記半導体装置の制御の下で画像及び音の少なくとも一
    方を出力する手段とを含むことを特徴とする電子機器。
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