JPS62194565A - 不揮発性メモリ内臓ｌｓｉ - Google Patents
不揮発性メモリ内臓ｌｓｉInfo
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- JPS62194565A JPS62194565A JP61035176A JP3517686A JPS62194565A JP S62194565 A JPS62194565 A JP S62194565A JP 61035176 A JP61035176 A JP 61035176A JP 3517686 A JP3517686 A JP 3517686A JP S62194565 A JPS62194565 A JP S62194565A
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- 230000000694 effects Effects 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 3
- 239000013256 coordination polymer Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- XUFQPHANEAPEMJ-UHFFFAOYSA-N famotidine Chemical compound NC(N)=NC1=NC(CSCCC(N)=NS(N)(=O)=O)=CS1 XUFQPHANEAPEMJ-UHFFFAOYSA-N 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000002401 inhibitory effect Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
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- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
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- Storage Device Security (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明はメモリのアクセス制御技術さらには不揮発性
メモリに書き込まれたデータの機密保護に適用して特に
有効な技術に関するもので、例えば、情報処理のための
プログラムが格納されるＲＯＭ （Ｒｅ ａ ｄ Ｏ
ｎ ｌ ｙ Ｍｅｍｏ ｒ ｙ）がＥＰＲＯＭ （Ｅ
ｒａｓａｂｌｅ Ｐｒｏｇｒａｍａｂｌｅ ＲＯＭ
）により構成されたシングルチップマイクロコンピュー
タに利用して有効な技術に関する。
メモリに書き込まれたデータの機密保護に適用して特に
有効な技術に関するもので、例えば、情報処理のための
プログラムが格納されるＲＯＭ （Ｒｅ ａ ｄ Ｏ
ｎ ｌ ｙ Ｍｅｍｏ ｒ ｙ）がＥＰＲＯＭ （Ｅ
ｒａｓａｂｌｅ Ｐｒｏｇｒａｍａｂｌｅ ＲＯＭ
）により構成されたシングルチップマイクロコンピュー
タに利用して有効な技術に関する。
［従来の技術］
シングルチップマイクロコンピュータのようなメモリ内
蔵のＬＳＩにおいて、チップに内蔵されたＥＰＲＯＭの
ようなメモリに書き込まれたデータの機密保護、すなわ
ち、第３者による不当なデータの取得を防止したい場合
がある。例えば、インテル社製型番８７５１のようなシ
ングルチップマイコンでは、内蔵されＥＰＲＯＭに書き
込まれているデータを保護するために不揮発性記憶素子
からなるセキュリティビットを有する保護回路を設け、
それにデータを書き込むことによってＥＰＲＯＭに一旦
方き込んだデータが外部から読み出されないようにして
ＥＦＲＯＭに書き込まれたデ−タの機密保護を行なって
いる。
蔵のＬＳＩにおいて、チップに内蔵されたＥＰＲＯＭの
ようなメモリに書き込まれたデータの機密保護、すなわ
ち、第３者による不当なデータの取得を防止したい場合
がある。例えば、インテル社製型番８７５１のようなシ
ングルチップマイコンでは、内蔵されＥＰＲＯＭに書き
込まれているデータを保護するために不揮発性記憶素子
からなるセキュリティビットを有する保護回路を設け、
それにデータを書き込むことによってＥＰＲＯＭに一旦
方き込んだデータが外部から読み出されないようにして
ＥＦＲＯＭに書き込まれたデ−タの機密保護を行なって
いる。
［発明が解決しようとする問題点］
機密保護機能を有するシングルチップマイコンにおいて
は、セキュリティビットが１ビツトから構成されている
場合、保護回路内のセキュリティビットが書き込み不良
であったり、書き込まれたデータが揮発されたりするこ
とで、ＥＰＲＯＭに書き込まれたデータの機密保護が不
可能になる恐れが生ずる。
は、セキュリティビットが１ビツトから構成されている
場合、保護回路内のセキュリティビットが書き込み不良
であったり、書き込まれたデータが揮発されたりするこ
とで、ＥＰＲＯＭに書き込まれたデータの機密保護が不
可能になる恐れが生ずる。
この発明の目的は、ＥＰＲＯＭに書き込まれたデータの
機密保護をすると共に、データの機密保護の信頼性を向
上させることにある。
機密保護をすると共に、データの機密保護の信頼性を向
上させることにある。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。
ついては、本明細書の記述および添附図面から明らかに
なるであろう。
［問題点を解決するための手段］
本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。
を説明すれば、下記のとおりである。
すなわち、シングルチップマイコンに内蔵されたＥＰＲ
ＯＭに書き込まれたデータの機密を保護する複数個の保
護ビットを有する保護回路を設ける。そして、この保護
回路内の複数個の保護ビットのうち、少なくとも１つに
データが書き込まれているときは、ＥＰＲＯＭ内に書き
込まれたデータが外部から読み出されないようにする制
御信号を上記保護回路より出力させ、この制御信号によ
りＥＰＲＯＭのイネーブル信号をインアクティブにコン
トロールするゲート回路を設けるものである。
ＯＭに書き込まれたデータの機密を保護する複数個の保
護ビットを有する保護回路を設ける。そして、この保護
回路内の複数個の保護ビットのうち、少なくとも１つに
データが書き込まれているときは、ＥＰＲＯＭ内に書き
込まれたデータが外部から読み出されないようにする制
御信号を上記保護回路より出力させ、この制御信号によ
りＥＰＲＯＭのイネーブル信号をインアクティブにコン
トロールするゲート回路を設けるものである。
［作用］
上記した手段によれば、保護回路の複数個のメモリセル
のうち、少なくとも１つにデータの書き込みがされれば
、外部からＥＰＲＯＭをアクセスしようとしてもイネー
ブル信号がアクティブにされないという作用により、Ｅ
ＰＲＯＭに書き込まれたデータの機密保護の信頼性を向
上させるという上記目的を達成することができる。
のうち、少なくとも１つにデータの書き込みがされれば
、外部からＥＰＲＯＭをアクセスしようとしてもイネー
ブル信号がアクティブにされないという作用により、Ｅ
ＰＲＯＭに書き込まれたデータの機密保護の信頼性を向
上させるという上記目的を達成することができる。
［実施例］
第１図には、本発明が適用されたシングルチップマイク
ロコンピュータの一実施例のブロック図が示されている
。
ロコンピュータの一実施例のブロック図が示されている
。
同図において特に制限されないが、２点鎖線２０で囲ま
れた各回路ブロックは単結晶シリコン基板のような一個
の半導体チップ上において形成される。
れた各回路ブロックは単結晶シリコン基板のような一個
の半導体チップ上において形成される。
図示されたシングルチップマイクロコンピュータは、マ
イクロプロセッサ１．ＦＡＭＯ８（フローティング・ゲ
ート・アバランシェ・インジェクションＭＯＳ）からな
るような半導体不揮発性メモリ素子をメモリセルとする
ＥＰＲＯＭ２、ＥＰＲＯＭ２に書き込まれたデータを外
部から読み出し可能にしたり、不能にしたりするための
保護回路３、入出力ボート４，５、及びゲート０１〜Ｇ
Ｇとによって構成される。そして、各回路ブロック１．
２，３，４．５はそれぞれ、アドレスバスＡＢ、データ
バスＤＢを介して相互に接続されている。
イクロプロセッサ１．ＦＡＭＯ８（フローティング・ゲ
ート・アバランシェ・インジェクションＭＯＳ）からな
るような半導体不揮発性メモリ素子をメモリセルとする
ＥＰＲＯＭ２、ＥＰＲＯＭ２に書き込まれたデータを外
部から読み出し可能にしたり、不能にしたりするための
保護回路３、入出力ボート４，５、及びゲート０１〜Ｇ
Ｇとによって構成される。そして、各回路ブロック１．
２，３，４．５はそれぞれ、アドレスバスＡＢ、データ
バスＤＢを介して相互に接続されている。
この実施例ではＥＰＲＯＭ２は、その具体的構成を図示
しないが、通常のＥＰＲＯＭと同様にそれぞれＦＡＭＯ
８のような半導体不揮発メモリ素子から成るような複数
のメモリセルからなるメモリアレイ、アドレスデコーダ
及びカラムスイッチ回路からなるような選択回路、及び
イネーブル信号、プログラム信号を受けることによって
１種々の制御信号を出力する制御回路から構成される。
しないが、通常のＥＰＲＯＭと同様にそれぞれＦＡＭＯ
８のような半導体不揮発メモリ素子から成るような複数
のメモリセルからなるメモリアレイ、アドレスデコーダ
及びカラムスイッチ回路からなるような選択回路、及び
イネーブル信号、プログラム信号を受けることによって
１種々の制御信号を出力する制御回路から構成される。
ＥＰＲＯＭ２は特に制限されないが１６にバイトのよう
な容量を持つようにされる。
な容量を持つようにされる。
保護回路３は、特に制限されないが２個のＦＡＭＯ５か
らにる保護ビットとしてのり、、 Ｄ、、そのメモリセ
ルにデータバスＤＢを介して供給される書き込みデータ
に対応したデータを与える書き込み回路、及び２個のメ
モリセルＤ。、Ｄｌにそれぞれ結合され、実質的に定常
動作される読み出し回路から構成される。また、特に制
限されないが、保護回路３内の各メモリセルＤ。、Ｄｌ
は、書き込み回路が動作状態にされたときのデータバス
ＤＢのロウレベルに応じて書き込み状態にされる。各メ
モリセルに対するプログラムは、ＦＡＭＯ３を使用する
通常のＥＰＲＯＭのそれと同様に、非可逆的である。す
なわち、以前の書き込み動作において消去状態もしくは
非書き込み状態にされていたメモリセルは、後の書き込
み動作において書き込み状態にされ得るけれども逆への
状態の変化は実質的にない。
らにる保護ビットとしてのり、、 Ｄ、、そのメモリセ
ルにデータバスＤＢを介して供給される書き込みデータ
に対応したデータを与える書き込み回路、及び２個のメ
モリセルＤ。、Ｄｌにそれぞれ結合され、実質的に定常
動作される読み出し回路から構成される。また、特に制
限されないが、保護回路３内の各メモリセルＤ。、Ｄｌ
は、書き込み回路が動作状態にされたときのデータバス
ＤＢのロウレベルに応じて書き込み状態にされる。各メ
モリセルに対するプログラムは、ＦＡＭＯ３を使用する
通常のＥＰＲＯＭのそれと同様に、非可逆的である。す
なわち、以前の書き込み動作において消去状態もしくは
非書き込み状態にされていたメモリセルは、後の書き込
み動作において書き込み状態にされ得るけれども逆への
状態の変化は実質的にない。
保護回路３内に設けられた２つのメモリセルは、ＥＰＲ
ＯＭにデータが書き込まれていない初期状態では、ｒｒ
１ ｕにされており、ゲートＧ、の出力はロウレベル
に維持されており、これによってインバータＧ、を介し
てＡＮＤゲートＧ、が開かれて外部からの書き込み、読
み出しが可能とされる。
ＯＭにデータが書き込まれていない初期状態では、ｒｒ
１ ｕにされており、ゲートＧ、の出力はロウレベル
に維持されており、これによってインバータＧ、を介し
てＡＮＤゲートＧ、が開かれて外部からの書き込み、読
み出しが可能とされる。
ＥＰＲＯＭ２をアクセスするモードは２つあり、一方は
ＥＦＲＯＭモード信号ＥＰＭがロウレベルにされたＣＰ
Ｕアクセスモードであり、他方はＥＰＲＯＭモード信号
ＥＰＭがハイレベルにされたＥＰＲＯＭ直接アクセスモ
ードである。ＣＰＵアクセスモードにおいては、ＥＰＲ
ＯＭ２のデータの読み出しや書き込みが内部のＣＰＵＩ
による制御によってなされ、ＥＰＲＯＭ直接アクセスモ
ードにおいてはＥＰＲＯＭ２のデータの読み出しや書き
込みがＣＰＵＩとは無関係に、直接ＥＰＲＯＭライタの
ような外部装置によって行なわれる。
ＥＦＲＯＭモード信号ＥＰＭがロウレベルにされたＣＰ
Ｕアクセスモードであり、他方はＥＰＲＯＭモード信号
ＥＰＭがハイレベルにされたＥＰＲＯＭ直接アクセスモ
ードである。ＣＰＵアクセスモードにおいては、ＥＰＲ
ＯＭ２のデータの読み出しや書き込みが内部のＣＰＵＩ
による制御によってなされ、ＥＰＲＯＭ直接アクセスモ
ードにおいてはＥＰＲＯＭ２のデータの読み出しや書き
込みがＣＰＵＩとは無関係に、直接ＥＰＲＯＭライタの
ような外部装置によって行なわれる。
ＥＰＲＯＭモード信号ＥＰＭがロウレベルにされたＣＰ
Ｕモードでは、内蔵ＥＦＲＯＭのアクセスの際、Ｃ：Ｐ
Ｕｌより送出されるイネーブル信号ＣＥはハイレベルに
される。また、ＥＰＲＯＭモード信号ＥＰＭによってゲ
ートＧ３は閉じ、ゲートＧ２は開かれる。そのため、イ
ネーブル端子Ｅは、ゲートＧ、より出力される機密保護
制御信号ＰＲＯＴのレベルとは無関係にハイレベルにさ
れる。そのため、ＣＰＵモードでは内部のＣＰＵＩによ
ってＥＰＲＯＭ内のアドレスのアクセスが可能となる。
Ｕモードでは、内蔵ＥＦＲＯＭのアクセスの際、Ｃ：Ｐ
Ｕｌより送出されるイネーブル信号ＣＥはハイレベルに
される。また、ＥＰＲＯＭモード信号ＥＰＭによってゲ
ートＧ３は閉じ、ゲートＧ２は開かれる。そのため、イ
ネーブル端子Ｅは、ゲートＧ、より出力される機密保護
制御信号ＰＲＯＴのレベルとは無関係にハイレベルにさ
れる。そのため、ＣＰＵモードでは内部のＣＰＵＩによ
ってＥＰＲＯＭ内のアドレスのアクセスが可能となる。
ＥＰＲＯＭライタのような外部装置によって、ＥＰＲＯ
Ｍ２内の各アドレスにデータの書き込みが行なわれた後
、保護回路３内のメモリセルＤ工。
Ｍ２内の各アドレスにデータの書き込みが行なわれた後
、保護回路３内のメモリセルＤ工。
Ｄｏに保護回路３に内蔵された図示しない書き込み回路
によってＩｔ ＯＴｔが書き込まれたとする。すると、
この実施例に従うと、メモリセルＤ□、Ｄ。
によってＩｔ ＯＴｔが書き込まれたとする。すると、
この実施例に従うと、メモリセルＤ□、Ｄ。
の一方が“０”であればゲートＧ６の出方はハイレベル
にされる。そのため、ゲートＧ、の出力はロウレベルに
固定される。またＥＰＲＯＭ２をアクセスすべくＥＰＭ
をハイレベルに立ち上げておいても、インバータＧ６に
よってゲートＧ２の出力もロウレベルにされる６すなわ
ち、この状態では外部からＥＰＲＯＭ２内のデータの読
み出しは不可能にされる。
にされる。そのため、ゲートＧ、の出力はロウレベルに
固定される。またＥＰＲＯＭ２をアクセスすべくＥＰＭ
をハイレベルに立ち上げておいても、インバータＧ６に
よってゲートＧ２の出力もロウレベルにされる６すなわ
ち、この状態では外部からＥＰＲＯＭ２内のデータの読
み出しは不可能にされる。
上記実施例では、ＥＰＲＯＭ２内のデータを保護する複
数個のメモリセルを有する保護回路を設け、ＥＰＲＯＭ
のアドレスのアクセスの制御を行なうことにより、２つ
のメモリセルのうちいずれか一方にデータが書き込まれ
ていればＥ Ｐ ＲＯＭ内のデータを保護する制御信号
が出力されＥＰＲ○Ｍモード信号ＥＰＭによるＥＰＲＯ
Ｍ２へのイネーブル信号のアクティブ状態への変化が禁
止され・るという作用により、ＥＰＲＯＭに書き込まれ
たデータの機密保護の信頼性が向上するという効果が得
られる。
数個のメモリセルを有する保護回路を設け、ＥＰＲＯＭ
のアドレスのアクセスの制御を行なうことにより、２つ
のメモリセルのうちいずれか一方にデータが書き込まれ
ていればＥ Ｐ ＲＯＭ内のデータを保護する制御信号
が出力されＥＰＲ○Ｍモード信号ＥＰＭによるＥＰＲＯ
Ｍ２へのイネーブル信号のアクティブ状態への変化が禁
止され・るという作用により、ＥＰＲＯＭに書き込まれ
たデータの機密保護の信頼性が向上するという効果が得
られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが１本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、上記実施例では
、保護回路内の保護ビット（メモリセル）にＦＡＭＯ３
を用いて、それにデータを書き込むことによってＥＰＲ
ＯＭ内のデータの読み出しを可能にしたり、不可能にし
たりしていたが、ＦＡＭＯ５の代わりにフユーズ型ＲＯ
ＭやＥ Ｅ Ｐ ＲＯＭのような電気的にプログラム消
去可能な素子を用いてもよい。
体的に説明したが１本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、上記実施例では
、保護回路内の保護ビット（メモリセル）にＦＡＭＯ３
を用いて、それにデータを書き込むことによってＥＰＲ
ＯＭ内のデータの読み出しを可能にしたり、不可能にし
たりしていたが、ＦＡＭＯ５の代わりにフユーズ型ＲＯ
ＭやＥ Ｅ Ｐ ＲＯＭのような電気的にプログラム消
去可能な素子を用いてもよい。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるシングルチップマイ
クロコンピュータに適用した場合について説明したが、
それに限定されるものではなく、ＥＥＰＲＯＭ （Ｅｌ
ｅｃｔｒｉｃａｌｌｙＥｒａｓａｂｌｅ Ｐｒｏｇｒ
ａｍａｂｌｅＲＯＭ）等、他の不揮発性メモリを内蔵す
るＬＳＩ一般に適用できる。
をその背景となった利用分野であるシングルチップマイ
クロコンピュータに適用した場合について説明したが、
それに限定されるものではなく、ＥＥＰＲＯＭ （Ｅｌ
ｅｃｔｒｉｃａｌｌｙＥｒａｓａｂｌｅ Ｐｒｏｇｒ
ａｍａｂｌｅＲＯＭ）等、他の不揮発性メモリを内蔵す
るＬＳＩ一般に適用できる。
［発明の効果コ
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。
て得られる効果を簡単に説明すれば下記のとおりである
。
すなわち、ＥＰＲＯＭに書き込まれたデータの機密保護
の信頼性を向上させることができる。
の信頼性を向上させることができる。
第１図は、本発明が適用されたシングルチップマイクロ
コンピュータの一実施例を示すブロック図である。 １・・・・マイクロプロセッサ、２・・・・ＥＰＲＯＭ
、３・・・・保護回路、４，５・・・・入出力ポート、
Ｇ、〜Ｇ６・・・・信号制御用ゲート、ＰＲＯＴ・・・
・機密保護制御信号、ＥＰＭ・・・・ＥＰＲＯＭモード
信号。
コンピュータの一実施例を示すブロック図である。 １・・・・マイクロプロセッサ、２・・・・ＥＰＲＯＭ
、３・・・・保護回路、４，５・・・・入出力ポート、
Ｇ、〜Ｇ６・・・・信号制御用ゲート、ＰＲＯＴ・・・
・機密保護制御信号、ＥＰＭ・・・・ＥＰＲＯＭモード
信号。
Claims (1)
- 【特許請求の範囲】 １、不揮発性メモリと、それに書き込まれたデータの外
部からの読み出しを制御するための複数ビットの保護ビ
ットと、上記複数ビットの保護ビットのうち少なくとも
いずれか１つにデータの書き込みが行なわれているとき
は上記不揮発性メモリに書き込まれたデータの外部への
読み出しを禁止する機密保護手段とを備えていることを
特徴とする不揮発性メモリ内蔵ＬＳＩ。 ２、上記保護ビットは、上記不揮発性メモリを構成する
メモリセルと同じ不揮発性メモリセルで構成されている
ことを特徴とする特許請求の範囲第１項記載の不揮発性
メモリ内蔵ＬＳＩ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61035176A JPS62194565A (ja) | 1986-02-21 | 1986-02-21 | 不揮発性メモリ内臓ｌｓｉ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61035176A JPS62194565A (ja) | 1986-02-21 | 1986-02-21 | 不揮発性メモリ内臓ｌｓｉ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62194565A true JPS62194565A (ja) | 1987-08-27 |
Family
ID=12434543
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61035176A Pending JPS62194565A (ja) | 1986-02-21 | 1986-02-21 | 不揮発性メモリ内臓ｌｓｉ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62194565A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6088262A (en) * | 1997-02-27 | 2000-07-11 | Seiko Epson Corporation | Semiconductor device and electronic equipment having a non-volatile memory with a security function |
| JP2006350885A (ja) * | 2005-06-20 | 2006-12-28 | Renesas Technology Corp | 半導体装置 |
| JP2009032322A (ja) * | 2007-07-26 | 2009-02-12 | Pa Net Gijutsu Kenkyusho:Kk | プログラマブルｒｏｍの記憶内容検査方法およびプログラマブルｒｏｍの記憶内容検査システム |
-
1986
- 1986-02-21 JP JP61035176A patent/JPS62194565A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6088262A (en) * | 1997-02-27 | 2000-07-11 | Seiko Epson Corporation | Semiconductor device and electronic equipment having a non-volatile memory with a security function |
| JP2006350885A (ja) * | 2005-06-20 | 2006-12-28 | Renesas Technology Corp | 半導体装置 |
| US7822914B2 (en) | 2005-06-20 | 2010-10-26 | Renesas Electronics Corporation | Data protection for non-volatile semiconductor memory using block protection flags |
| US7979630B2 (en) | 2005-06-20 | 2011-07-12 | Renesas Electronics Corporation | Data protection for non-volatile semiconductor memory block using block protection flags |
| US8156280B2 (en) | 2005-06-20 | 2012-04-10 | Renesas Electronics Corporation | Data protection for non-volatile semiconductor memory using block protection |
| JP2009032322A (ja) * | 2007-07-26 | 2009-02-12 | Pa Net Gijutsu Kenkyusho:Kk | プログラマブルｒｏｍの記憶内容検査方法およびプログラマブルｒｏｍの記憶内容検査システム |
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