JP3073748B2 - 消去及び再書き込み可能なｒｏｍ用保護装置 - Google Patents
消去及び再書き込み可能なｒｏｍ用保護装置Info
- Publication number
- JP3073748B2 JP3073748B2 JP62322630A JP32263087A JP3073748B2 JP 3073748 B2 JP3073748 B2 JP 3073748B2 JP 62322630 A JP62322630 A JP 62322630A JP 32263087 A JP32263087 A JP 32263087A JP 3073748 B2 JP3073748 B2 JP 3073748B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- signal
- memory cell
- programming
- write enable
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/22—Safety or protection circuits preventing unauthorised or accidental access to memory cells
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/14—Protection against unauthorised use of memory or access to memory
- G06F12/1416—Protection against unauthorised use of memory or access to memory by checking the object accessibility, e.g. type of access defined by the memory independently of subject rights
- G06F12/1425—Protection against unauthorised use of memory or access to memory by checking the object accessibility, e.g. type of access defined by the memory independently of subject rights the protection being physical, e.g. cell, word, block
- G06F12/1433—Protection against unauthorised use of memory or access to memory by checking the object accessibility, e.g. type of access defined by the memory independently of subject rights the protection being physical, e.g. cell, word, block for a module or a part of a module
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/20—Address safety or protection circuits, i.e. arrangements for preventing unauthorized or accidental access
Landscapes
- Engineering & Computer Science (AREA)
- Computer Security & Cryptography (AREA)
- Theoretical Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Read Only Memory (AREA)
- Storage Device Security (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、集積回路のための消去及び再書き込み可能
なROMの保護装置に関するものである。 従来の技術 消去及び再書き込み可能なROMの第１の型として、EPR
OMメモリが知られている。これは、紫外線照射によって
内容が消去される不揮発性メモリである。このようなメ
モリは、その内容を消去することなく、最初のプログラ
ムの上に別のプログラムを書き込むことが常に可能であ
る。しかし、これによって、２つのプログラムが重な
り、つまり、情報が消失することになる。 消去及び再書き込みが可能なROMの第２の型として、E
EPROMメモリが知られている。このメモリは、内容が電
気的に消去可能な、すなわち所定の電圧レベルを印加す
ると消去される不揮発性メモリである。この場合も同様
に、最初のプログラムの上に再プログラムすることがで
き、そのため、同様に、情報が消失することになる。 発明が解決しようとする問題点 上記のようなメモリをプログラムした時、その内容を
読み出さなければメモリが正しくプログラムされている
かどうか知ることができない。 メモリの内容を読み出すためには、読み出し回路に接
続しなければならない。メモリをプログラムした時、２
つのプログラムが重なり、その結果、情報が意味を持た
なくなったり、記憶されている最初のプログラムが消失
したりすることが望ましくない場合、この操作は必要で
あるが手間がかかる。 一方、従来から、内容を利用不可能にして、EPROMメ
モリ及びEEPROMメモリを内容の改ざんから保護する方法
が知られている。このためには、このプログラミングの
終わりに、標示ビットをメモリにプログラムする。従っ
て、意図してもしなくともメモリが消去された時、標示
ビットも消去される。この標示ビットは、読み出しの
間、アドレスするために使用されるので、メモリの読み
出しは阻止される。従って、標示ビットが存在すること
によって、メモリが部分的に消去されていたり再プログ
ラムされているときだけ、メモリの使用を防ぐ。このよ
うな保護は、望ましくない再プログラムを防ぐこと問題
なので、上記の問題を解決するには適さない。 問題点を解決するための手段 本発明は、この問題点を解決するために、消去及び再
書き込み可能なメモリへのアクセスを禁止する制御手段
を有する、消去及び再書き込み可能なメモリの保護装置
であって、上記制御手段は、該制御手段の“1"または
“0"の論理状態に対応する制御信号と上記メモリのため
の書込可能信号とを受ける論理ゲートを有しており、該
論理ゲートの出力は、上記メモリのデコーダに接続され
ており、上記制御信号が第１の論理状態にあるときには
上記書込可能信号の上記デコーダへの転送を禁止し、上
記制御手段は、上記メモリのための読出／書込制御信号
と、上記書込可能信号）と、上記メモリへのアクセスの
ために必要な条件を表す信号とを受けて、上記メモリへ
のアクセスが可能かどうか検査するようになされてお
り、上記メモリへのアクセスのために必要な条件を表す
上記信号は、上記メモリのプログラミング動作の終了を
表すプログラミング終了信号であり、上記制御手段は更
に、上記制御信号を出力する不揮発性のメモリセルを有
しており、該メモリセルは、上記プログラミング終了信
号と上記書込可能信号とを受けて、上記メモリへのデー
タ書き込みが終わると、プログラミングされ、上記メモ
リセルを制御する書込／読出信号は、上記メモリのため
の上記読出／書込制御信号の反転信号であり、上記メモ
リ対してデータを書き込みたいときごとに上記メモリセ
ルは読み出されて、上記メモリへの書き込みが禁止さ
れ、上記メモリセルのプログラムを予め消去しておかな
ければ上記メモリを再プログラミングできないようにな
されていることを特徴とする消去及び再書き込み可能な
ROMの保護装置を提供するものである。 本発明の他の特徴及び利点は、添付図面を参照して行
う以下の説明によって明らかとなろう。但し、以下の実
施例は、本発明を何ら限定するものではない。 実施例 添付の第１図に示したメモリは、電気的もしくは紫外
線照射のどちらかによる消去が可能な不揮発性ROMであ
る。 このメモリは、従来の方法によって、すなわち各行と
各列にそれぞれ所定レベルの電圧を印加して、プログラ
ムされる。その所定レベルの電圧の印加によって、１つ
の行と１つの列に接続されたMOS型トランジスタによっ
て形成された各メモリドットの論理状態は、変更され、
またはされないこともある。 メモリは、行デコーダ２と列デコーダ３によってプロ
グラムされる。これらのデコーダは各々、行アドレスAD
Lと列アドレスADCをデコードし、読出／書込制御信号R/
Wの状態によってデータＯを読み出したり、データ１を
書き込んだりすることができる。書込可能信号WEを受け
た後、書き込みが行われる。 本発明の装置では、書込可能信号WEは、行デゴーダと
列デゴーダに直接入力されない。この書込可能信号WE
は、ANDゲート４の１つの入力に入力される。ANDゲート
４のもう１つの入力は、インバータ５からの出力信号を
受ける。そのインバータ５は、メモリセル６がプログラ
ムされているかいないかによってメモリセル６の論理状
態「０」もしくは「１」に対応する信号を受ける。メモ
リセル６は、プログラミング終了信号SFPと書込可能信
号WEを受けるANDゲート７を出力を受けて、プログラム
される。これらのプログラミング終了信号SFPと書込可
能信号WEが「１」の状態にある時、このメモリセル６を
プログラミングするための２つの条件が整い、メモリセ
ル６に書き込み命令Ｗが与えられると、ANDゲート７の
出力に従ってこのメモリセルを所望の状態にプログラム
することができる。 プログラミング終了信号SFPが入力されない限り、す
なわちこの信号が「０」の状態にある限り、メモリ１は
プログラム可能である。ユーザはこのメモリのプログラ
ミングを終えると、論理状態がプログラミングの終了を
示すプログラミング終了信号SFPを出力する。書込可能
信号WEの論理状態は、メモリセル６への書き込みができ
るように維持されている。この２つの信号は、ANDゲー
ト７の入力に入力される。その時、もちろん書き込み命
令を与えられているので、このADNゲートの出力論理レ
ベルによって、例えば、論理状態を「０」から「１」に
変化させることによってメモリセル６をプログラムする
ことができる。メモリセル６のための書き込み／読み出
し命令を得るためには、メモリ１の読出／書込制御信号
R/Wをインバータ８によって符号反転させて、利用す
る。 メモリ１の最初のプログラミングの間、メモリ１の読
出／書込制御信号R/Wは、例えば「１」の状態であり、
これは、メモリ１への書き込み命令とメモリセル６への
読み出し命令に対応する。書込可能信号WEは、「１」の
状態にある。メモリセル６の内容が読み出される。例え
ば、この内容の論理状態は「０」であり、インバータ５
の出力は「１」である。ANDゲート４の出力は「１」の
状態にあり、メモリ１はブログラム可能である。 メモリ１のプログラミングの終りでは、プログラミン
グ終了信号SFPは「１」の状態となり、書込可能信号WE
は「１」の状態にあり、メモリ１の読出／書込制御信号
R/Wは、メモリセル６の書き込み命令に対応する「０」
の状態となる。かくて、メモリセル６のプログラミング
論理状態は、例えば「１」となる。インバータ５の出力
は「０」である。ANDゲート４は、すべての書き込み許
可を禁止する。 メモリセル６がプログラムされた後は、メモリ１への
書き込みのどのような試みでも、このメモリセル６の内
容が必ず読み出され、再プログラミングを防止する。実
際、ANDゲート４は、メモリセル６の論理状態を示す信
号を入力の一方に受けているので、メモリ１への書込可
能信号WEの状態が何であれ、メモリ１の再プログラミン
グを防止する。従って、メモリ１は、このメモリがプロ
グラムされていることを知らないユーザによって再プロ
グラミングされることから、保護されている。もちろ
ん、EPROMメモリの場合は、例えば、このメモリ１の保
護セル６を含むすべてのメモリセルに紫外線照射を通過
させる窓を備えることによって、このようなメモリを再
プログラムすることは可能である。 フローティングゲートトランジスタを含むメモリセル
６の読み出し及び書き込みを可能にするためには、論理
ゲート７及び８は、5Vで低レベルを、もしくは12Vで高
レベルを出力するように構成される。
なROMの保護装置に関するものである。 従来の技術 消去及び再書き込み可能なROMの第１の型として、EPR
OMメモリが知られている。これは、紫外線照射によって
内容が消去される不揮発性メモリである。このようなメ
モリは、その内容を消去することなく、最初のプログラ
ムの上に別のプログラムを書き込むことが常に可能であ
る。しかし、これによって、２つのプログラムが重な
り、つまり、情報が消失することになる。 消去及び再書き込みが可能なROMの第２の型として、E
EPROMメモリが知られている。このメモリは、内容が電
気的に消去可能な、すなわち所定の電圧レベルを印加す
ると消去される不揮発性メモリである。この場合も同様
に、最初のプログラムの上に再プログラムすることがで
き、そのため、同様に、情報が消失することになる。 発明が解決しようとする問題点 上記のようなメモリをプログラムした時、その内容を
読み出さなければメモリが正しくプログラムされている
かどうか知ることができない。 メモリの内容を読み出すためには、読み出し回路に接
続しなければならない。メモリをプログラムした時、２
つのプログラムが重なり、その結果、情報が意味を持た
なくなったり、記憶されている最初のプログラムが消失
したりすることが望ましくない場合、この操作は必要で
あるが手間がかかる。 一方、従来から、内容を利用不可能にして、EPROMメ
モリ及びEEPROMメモリを内容の改ざんから保護する方法
が知られている。このためには、このプログラミングの
終わりに、標示ビットをメモリにプログラムする。従っ
て、意図してもしなくともメモリが消去された時、標示
ビットも消去される。この標示ビットは、読み出しの
間、アドレスするために使用されるので、メモリの読み
出しは阻止される。従って、標示ビットが存在すること
によって、メモリが部分的に消去されていたり再プログ
ラムされているときだけ、メモリの使用を防ぐ。このよ
うな保護は、望ましくない再プログラムを防ぐこと問題
なので、上記の問題を解決するには適さない。 問題点を解決するための手段 本発明は、この問題点を解決するために、消去及び再
書き込み可能なメモリへのアクセスを禁止する制御手段
を有する、消去及び再書き込み可能なメモリの保護装置
であって、上記制御手段は、該制御手段の“1"または
“0"の論理状態に対応する制御信号と上記メモリのため
の書込可能信号とを受ける論理ゲートを有しており、該
論理ゲートの出力は、上記メモリのデコーダに接続され
ており、上記制御信号が第１の論理状態にあるときには
上記書込可能信号の上記デコーダへの転送を禁止し、上
記制御手段は、上記メモリのための読出／書込制御信号
と、上記書込可能信号）と、上記メモリへのアクセスの
ために必要な条件を表す信号とを受けて、上記メモリへ
のアクセスが可能かどうか検査するようになされてお
り、上記メモリへのアクセスのために必要な条件を表す
上記信号は、上記メモリのプログラミング動作の終了を
表すプログラミング終了信号であり、上記制御手段は更
に、上記制御信号を出力する不揮発性のメモリセルを有
しており、該メモリセルは、上記プログラミング終了信
号と上記書込可能信号とを受けて、上記メモリへのデー
タ書き込みが終わると、プログラミングされ、上記メモ
リセルを制御する書込／読出信号は、上記メモリのため
の上記読出／書込制御信号の反転信号であり、上記メモ
リ対してデータを書き込みたいときごとに上記メモリセ
ルは読み出されて、上記メモリへの書き込みが禁止さ
れ、上記メモリセルのプログラムを予め消去しておかな
ければ上記メモリを再プログラミングできないようにな
されていることを特徴とする消去及び再書き込み可能な
ROMの保護装置を提供するものである。 本発明の他の特徴及び利点は、添付図面を参照して行
う以下の説明によって明らかとなろう。但し、以下の実
施例は、本発明を何ら限定するものではない。 実施例 添付の第１図に示したメモリは、電気的もしくは紫外
線照射のどちらかによる消去が可能な不揮発性ROMであ
る。 このメモリは、従来の方法によって、すなわち各行と
各列にそれぞれ所定レベルの電圧を印加して、プログラ
ムされる。その所定レベルの電圧の印加によって、１つ
の行と１つの列に接続されたMOS型トランジスタによっ
て形成された各メモリドットの論理状態は、変更され、
またはされないこともある。 メモリは、行デコーダ２と列デコーダ３によってプロ
グラムされる。これらのデコーダは各々、行アドレスAD
Lと列アドレスADCをデコードし、読出／書込制御信号R/
Wの状態によってデータＯを読み出したり、データ１を
書き込んだりすることができる。書込可能信号WEを受け
た後、書き込みが行われる。 本発明の装置では、書込可能信号WEは、行デゴーダと
列デゴーダに直接入力されない。この書込可能信号WE
は、ANDゲート４の１つの入力に入力される。ANDゲート
４のもう１つの入力は、インバータ５からの出力信号を
受ける。そのインバータ５は、メモリセル６がプログラ
ムされているかいないかによってメモリセル６の論理状
態「０」もしくは「１」に対応する信号を受ける。メモ
リセル６は、プログラミング終了信号SFPと書込可能信
号WEを受けるANDゲート７を出力を受けて、プログラム
される。これらのプログラミング終了信号SFPと書込可
能信号WEが「１」の状態にある時、このメモリセル６を
プログラミングするための２つの条件が整い、メモリセ
ル６に書き込み命令Ｗが与えられると、ANDゲート７の
出力に従ってこのメモリセルを所望の状態にプログラム
することができる。 プログラミング終了信号SFPが入力されない限り、す
なわちこの信号が「０」の状態にある限り、メモリ１は
プログラム可能である。ユーザはこのメモリのプログラ
ミングを終えると、論理状態がプログラミングの終了を
示すプログラミング終了信号SFPを出力する。書込可能
信号WEの論理状態は、メモリセル６への書き込みができ
るように維持されている。この２つの信号は、ANDゲー
ト７の入力に入力される。その時、もちろん書き込み命
令を与えられているので、このADNゲートの出力論理レ
ベルによって、例えば、論理状態を「０」から「１」に
変化させることによってメモリセル６をプログラムする
ことができる。メモリセル６のための書き込み／読み出
し命令を得るためには、メモリ１の読出／書込制御信号
R/Wをインバータ８によって符号反転させて、利用す
る。 メモリ１の最初のプログラミングの間、メモリ１の読
出／書込制御信号R/Wは、例えば「１」の状態であり、
これは、メモリ１への書き込み命令とメモリセル６への
読み出し命令に対応する。書込可能信号WEは、「１」の
状態にある。メモリセル６の内容が読み出される。例え
ば、この内容の論理状態は「０」であり、インバータ５
の出力は「１」である。ANDゲート４の出力は「１」の
状態にあり、メモリ１はブログラム可能である。 メモリ１のプログラミングの終りでは、プログラミン
グ終了信号SFPは「１」の状態となり、書込可能信号WE
は「１」の状態にあり、メモリ１の読出／書込制御信号
R/Wは、メモリセル６の書き込み命令に対応する「０」
の状態となる。かくて、メモリセル６のプログラミング
論理状態は、例えば「１」となる。インバータ５の出力
は「０」である。ANDゲート４は、すべての書き込み許
可を禁止する。 メモリセル６がプログラムされた後は、メモリ１への
書き込みのどのような試みでも、このメモリセル６の内
容が必ず読み出され、再プログラミングを防止する。実
際、ANDゲート４は、メモリセル６の論理状態を示す信
号を入力の一方に受けているので、メモリ１への書込可
能信号WEの状態が何であれ、メモリ１の再プログラミン
グを防止する。従って、メモリ１は、このメモリがプロ
グラムされていることを知らないユーザによって再プロ
グラミングされることから、保護されている。もちろ
ん、EPROMメモリの場合は、例えば、このメモリ１の保
護セル６を含むすべてのメモリセルに紫外線照射を通過
させる窓を備えることによって、このようなメモリを再
プログラムすることは可能である。 フローティングゲートトランジスタを含むメモリセル
６の読み出し及び書き込みを可能にするためには、論理
ゲート７及び８は、5Vで低レベルを、もしくは12Vで高
レベルを出力するように構成される。
【図面の簡単な説明】
第１図は、本発明の好ましい実施態様による装置の構造
を概略的に示すものである。 （主な参照番号） １……メモリ、２……行デコーダ ３……列デコーダ、４……ANDゲート ５……インバータ、６……メモリセル ７……ANDゲート、８……インバータ
を概略的に示すものである。 （主な参照番号） １……メモリ、２……行デコーダ ３……列デコーダ、４……ANDゲート ５……インバータ、６……メモリセル ７……ANDゲート、８……インバータ
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 昭61−101856（ＪＰ，Ａ)
特開 昭60−140449（ＪＰ，Ａ)
特開 昭59−140695（ＪＰ，Ａ)
特開 昭61−57099（ＪＰ，Ａ)
Claims (1)
- (57)【特許請求の範囲】 １．消去及び再書き込み可能なメモリ（１）へのアクセ
スを禁止する制御手段を有する、消去及び再書き込み可
能なメモリ（１）の保護装置において、上記制御手段
は、該制御手段の“1"または“0"の論理状態に対応する
制御信号と上記メモリ（１）のための書込可能信号（W
E）とを受ける論理ゲート（４）を有しており、該論理
ゲートの出力は、上記メモリ（１）のデコーダ（２、
３）に接続されており、上記制御信号が第１の論理状態
にあるときには上記書込可能信号（WE）の上記デコーダ
への転送を禁止し、上記制御手段は、上記メモリ（１）
のための読出／書込制御信号（R/W）と、上記書込可能
信号（WE）と、上記メモリへのアクセスのために必要な
条件を表す信号とを受けて、上記メモリへのアクセスが
可能かどうか検査するようになされており、上記メモリ
へのアクセスのために必要な条件を表す上記信号は、上
記メモリのプログラミング動作の終了を表すプログラミ
ング終了信号（SFP）であり、上記制御手段は更に、上
記制御信号を出力する不揮発性のメモリセル（６）を有
しており、該メモリセル（６）は、上記プログラミング
終了信号（SFP）と上記書込可能信号（WE）とを受け
て、上記メモリへのデータ書き込みが終わると、プログ
ラミングされ、上記メモリセル（６）を制御する書込／
読出信号は、上記メモリ（１）のための上記読出／書込
制御信号（R/W）の反転信号であり、上記メモリ（１）
に対してデータを書き込みたいときごとに上記メモリセ
ル（６）は読み出されて、上記メモリ（１）への書き込
みが禁止され、上記メモリセルのプログラムを予め消去
しておかなければ上記メモリを再プログラミングできな
いようになされていることを特徴とする保護装置。 ２．上記メモリ（１）に対するプログラミング動作の終
了時に上記プログラミング終了信号（SFP）を供給する
手段を有し、更に、上記プログラミング終了信号（SF
P）と上記書込可能信号（WE）とを受けて、上記メモリ
セル（６）をプログラミングする信号を出力する論理ゲ
ート（７）を備えることを特徴とする特許請求の範囲第
１項に記載の保護装置。 ３．上記論理ゲート（４）は、上記メモリセル（６）の
出力を上記制御信号として受け、上記書込可能信号（W
E）を上記第２の信号として受け、上記メモリセルが上
記第１の論理状態のあるとき、上記書込可能信号（WE）
の上記デコーダへの転送を禁止することを特徴とする特
許請求の範囲第１項または第２項に記載の保護装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8617887 | 1986-12-19 | ||
| FR8617887A FR2608803B1 (fr) | 1986-12-19 | 1986-12-19 | Dispositif de protection d'une memoire morte effacable et reprogrammable |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000047617A Division JP2000231515A (ja) | 1986-12-19 | 2000-02-24 | 消去及び再書き込み可能なｒｏｍ用の保護装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63165934A JPS63165934A (ja) | 1988-07-09 |
| JP3073748B2 true JP3073748B2 (ja) | 2000-08-07 |
Family
ID=9342120
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62322630A Expired - Lifetime JP3073748B2 (ja) | 1986-12-19 | 1987-12-19 | 消去及び再書き込み可能なｒｏｍ用保護装置 |
| JP2000047617A Withdrawn JP2000231515A (ja) | 1986-12-19 | 2000-02-24 | 消去及び再書き込み可能なｒｏｍ用の保護装置 |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000047617A Withdrawn JP2000231515A (ja) | 1986-12-19 | 2000-02-24 | 消去及び再書き込み可能なｒｏｍ用の保護装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4849942A (ja) |
| EP (1) | EP0272977B1 (ja) |
| JP (2) | JP3073748B2 (ja) |
| DE (1) | DE3784664T2 (ja) |
| FR (1) | FR2608803B1 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4931997A (en) * | 1987-03-16 | 1990-06-05 | Hitachi Ltd. | Semiconductor memory having storage buffer to save control data during bulk erase |
| JPH0683228B2 (ja) * | 1988-07-29 | 1994-10-19 | ホーチキ株式会社 | 防災監視装置 |
| US5293610A (en) * | 1989-08-04 | 1994-03-08 | Motorola, Inc. | Memory system having two-level security system for enhanced protection against unauthorized access |
| WO1993007565A1 (en) * | 1991-10-01 | 1993-04-15 | Motorola, Inc. | Memory write protection method and apparatus |
| GB2318228B (en) * | 1996-10-09 | 2000-08-09 | Ericsson Telefon Ab L M | Trimming circuit |
| FR2756410B1 (fr) * | 1996-11-28 | 1999-01-15 | Sgs Thomson Microelectronics | Dispositif de protection apres une ecriture de page d'une memoire electriquement programmable |
| US6184928B1 (en) | 1997-04-30 | 2001-02-06 | Eastman Kodak Company | Method and apparatus for split shift register addressing |
| DE19835609C2 (de) * | 1998-08-06 | 2000-06-08 | Siemens Ag | Programmgesteuerte Einheit |
| US6837425B2 (en) | 2002-09-13 | 2005-01-04 | Visa U.S.A. Inc. | Compact protocol and solution for substantially offline messaging between portable consumer device and based device |
| DE102004046744B4 (de) | 2004-09-27 | 2007-05-24 | Atotech Deutschland Gmbh | Verfahren zur Übertragung von Pulvern und Pulverlacken auf Substrate und Verwendung zur Herstellung von Leiterplatten und Solarzellen |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2471004B1 (fr) * | 1979-11-30 | 1985-09-13 | Dassault Electronique | Installation et dispositif de controle de l'acces a une memoire electronique |
| US4651323A (en) * | 1983-11-14 | 1987-03-17 | Tandem Computers Incorporated | Fault protection flip flop |
| JPS60140449A (ja) * | 1983-12-27 | 1985-07-25 | Fujitsu Ltd | メモリ保護方式 |
| JPS61101856A (ja) * | 1984-10-24 | 1986-05-20 | Nec Ic Microcomput Syst Ltd | 記憶装置 |
-
1986
- 1986-12-19 FR FR8617887A patent/FR2608803B1/fr not_active Expired - Lifetime
-
1987
- 1987-12-15 DE DE8787402858T patent/DE3784664T2/de not_active Expired - Fee Related
- 1987-12-15 EP EP87402858A patent/EP0272977B1/fr not_active Expired - Lifetime
- 1987-12-16 US US07/133,738 patent/US4849942A/en not_active Expired - Lifetime
- 1987-12-19 JP JP62322630A patent/JP3073748B2/ja not_active Expired - Lifetime
-
2000
- 2000-02-24 JP JP2000047617A patent/JP2000231515A/ja not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| FR2608803A1 (fr) | 1988-06-24 |
| DE3784664T2 (de) | 1993-06-17 |
| EP0272977B1 (fr) | 1993-03-10 |
| JP2000231515A (ja) | 2000-08-22 |
| EP0272977A1 (fr) | 1988-06-29 |
| FR2608803B1 (fr) | 1991-10-25 |
| DE3784664D1 (de) | 1993-04-15 |
| US4849942A (en) | 1989-07-18 |
| JPS63165934A (ja) | 1988-07-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6076149A (en) | Programmable logic device using a two bit security scheme to prevent unauthorized access | |
| US4974208A (en) | Microcomputer incorporating a nonvolatile semiconductor memory | |
| US5197034A (en) | Floating gate non-volatile memory with deep power down and write lock-out | |
| EP1143455B1 (en) | Nonvolatile semiconductor memory device | |
| JP5025989B2 (ja) | セルストリングに配置されるダミーセルを持つ不揮発性半導体メモリ装置 | |
| US5978273A (en) | Non-volatile semiconductor memory device | |
| JP3967409B2 (ja) | 半導体集積回路装置 | |
| US5506806A (en) | Memory protection circuit for EPROM | |
| JP3073748B2 (ja) | 消去及び再書き込み可能なｒｏｍ用保護装置 | |
| JP2842442B2 (ja) | マイクロコンピュータ、不揮発性半導体記憶装置、ならびにその書込みおよび消去方法 | |
| US20050237800A1 (en) | Sector protection circuit for non-volatile semiconductor memory, sector protection method and non-volatile semiconductor memory | |
| KR100341424B1 (ko) | 마이크로컴퓨터 | |
| JP2833621B2 (ja) | 不揮発性記憶装置 | |
| JPS6128144B2 (ja) | ||
| JP3028567B2 (ja) | Ｅｅｐｒｏｍ内蔵マイクロコンピュータ | |
| JP2611851B2 (ja) | Ｒｏｍ読み出し禁止回路 | |
| JPH01155595A (ja) | 不揮発性半導体記憶装置 | |
| JPS59140695A (ja) | 半導体集積回路装置 | |
| JPH05120891A (ja) | 半導体記憶装置 | |
| JP2002007372A (ja) | 半導体装置 | |
| JPH05134928A (ja) | メモリ装置 | |
| GB2422034A (en) | Writing uncorrupted data to electronic memory | |
| JP2008171565A (ja) | 不揮発性半導体記憶装置 | |
| KR20070042501A (ko) | 불휘발성 반도체 기억장치용 섹터 보호 회로, 섹터 보호방법 및 불휘발성 반도체 기억장치 | |
| JPH065089A (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080602 Year of fee payment: 8 |