JP2833621B2 - 不揮発性記憶装置 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体記憶装置さらには電気的に書込み・消
去が可能な不揮発性記憶装置に係り、特に記憶素子の全
面同時消去が可能な不揮発性記憶装置に利用して有効な
技術に関するものである。 ［従来の技術］ 従来より、EEPROM（Electrically Erasable and Prog
rammable Read Only Memory）は、不揮発性記憶装置で
あり、かつ電気的に書替えが可能であるが、逆に保存す
べきデータが書替えられてしまう虞があるために問題と
なっていた。そこで、不揮発性記憶装置のデータの保護
の方法として、セキュリティ用ビットを設け、このビッ
トの状態により記憶装置外部からのアクセスを禁止する
方法が提案されている。このようなセキュリティ用ビッ
トによるデータの保護方式については例えば、「エレク
トロニックデザイン（Electronic Design）」,March3,1
983,pp123〜128等に記載されている。すなわち、通常の
書替えを目的とする記憶素子群とは分離された不揮発性
記憶素子からなる書込み専用のセキュリティレジスタを
設け、このレジスタの特定ビットの状態により記憶素子
群へのアクセスを禁止するというものである。この場
合、セキュリティレジスタは、記憶素子群の全面同時消
去動作のときにのみ消去が行なえるような構成としてあ
り、これによって記憶素子群内のデータを保護すること
を示す保護情報がセキュリティレジスタに書き込まれた
後は、記憶素子群のデータを破壊せずには、記憶素子群
にアクセスすることができないようになっており、デー
タの機密保護が達成される。 ［発明が解決しようとする問題点］ しかしながら、この方法では、記憶素子群の全面同時
消去によりセキュリティレジスタ内の情報も失われ、初
期状態と同じ状態になるように構成されているために、
全面同時消去後に不正使用される虞れを除去することは
できなかった。すなわち、記憶装置を全面同時消去によ
って初期化した後に、任意の不正なデータを書き込んで
再使用することが可能であるためである。これは、例え
ばキャッシュカード等に応用されて、金銭情報等、重要
な情報を記憶している場合に問題であった。また一方に
おいて、EEPROMは書込み・消去時間が長いために、記憶
容量の大容量化に伴い、記憶素子群の全面消去機能はテ
スト時間の短縮のために不可欠な機能となっており、こ
れらの両立が問題となっていた。 ところで、記憶素子群のデータ線ごとにカラム（列）
ラッチ回路を設け、ロー（行）アドレスごとに一括して
書込みを行なうことを可能としたEEPROMが提案されてい
る（日立評論社、昭和61年７月25日発行「日立評論第68
巻第７号」第75頁〜第78頁参照）。このカラムラッチ
は、複数データの同時書込み、あるいは書替えを可能と
し、単位データ当りの書込み・書替え時間を実効的に短
縮するためにのみ利用されていた。 本発明の目的は、記憶素子群の全面同時消去を可能と
しながら、かつ、必要に応じて一部記憶データを前記同
時消去後も保存できるようにすることによって記憶装置
の不正な初期化を禁止することを可能にした不揮発性記
憶装置を提供し、また係る一部データの保存により、高
度な機密保護を可能とする技術を提供することにある。 この発明の前記ならびにそのほかの目的と新規な特徴
については、本明細書の記述および添附図面から明らか
になるであろう。 ［問題点を解決するための手段］ 本願において開示される発明のうち代表的なものの概
要を説明すれば、下記のとおりである。 すなわち、不揮発性記憶装置は、電気的に書き込み及
び消去可能な不揮発性記憶素子群と、前記不揮発性記憶
素子群に対する書き込み及び消去を指示する書き込み消
去制御回路と、前記不揮発性記憶素子群に格納されてい
るデータの一部を一時的に格納する揮発性記憶素子群と
を備える。そして、前記書き込み消去制御回路は、不揮
発性記憶素子群に対する全面同時消去が指示されたと
き、前記不揮発性記憶素子群の中の特定領域の不揮発性
記憶素子群のデータを前記揮発性記憶素子群に退避する
と共に、退避されたデータに含まれる保護情報の値を判
定し、その値が第１の値のときは、前記不揮発性記憶素
子群を全面同時消去し、前記保護情報の値が第２の値の
ときは、前記不揮発性記憶素子群を全面同時消去した
後、前記揮発性記憶素子群に退避されているデータを前
記特定領域の不揮発性記憶素子群に再書き込みする制御
を行うものである。 ［作用］ 上記した手段によれば、保護情報の設定次第で、不揮
発性記憶素子群の記憶データに対して全面同時消去、又
は全面同時消去の後で一部の記憶データを再び書き込み
可能にすることが出来る。したがって、不揮発性記憶素
子群の中の特定領域にセキュリティーを保つべき情報や
製造番号、識別コード等を一旦書き込んだ後、それらデ
ータについては、全面消去の際にも保存できるようにな
り、高度な機密保護を可能とするという上記目的を達成
するものである。 ［実施例］ 以下、本発明の実施例を、図面を用いて詳細に説明す
る。 具体的な実施例を説明する前に、先ず、第９図を用い
て本発明が適用される電気的に書き込み・消去が可能な
不揮発性記憶装置の基本構成について説明しておく。 第９図において、１はMNOS（メタル・ナイトライド・
オキサイド・セミコンダクタ）のような不揮発性記憶素
子が行列状に配設された不揮発性記憶素子群、31はアド
レスデコーダ、35は記憶素子群１の各データ線ごとに設
けられたカラム（列）ラッチ回路、36は書き込み・消去
制御回路である。アドレスデコーダ31に対してアドレス
入力AI、記憶素子１に対してデータDT、書き込み・消去
制御回路36に対して書き込み信号WEをそれぞれ加えるこ
とにより、データの書替えが行なわれ、また、アドレス
入力AI、読出し信号REを加えることにより、読出しデー
タDTが得られる。アドレス入力AI,消去信号ERを加える
ことにより指定アドレスの消去が行なわれる。さらに、
アドレスデコーダ31に対してオールセレクト信号AS、書
き込み・消去制御回路36に対して消去信号ERを加えるこ
とにより、記憶素子群１の全面消去が行なわれる。特に
制限はされないものの、オールセレクト信号ASが入力さ
れるとデコーダ31により全てのワード線が同時に選択さ
れる構成になっている。また、カラムラッチ回路35は全
データ線に対応して設けられており、これによってロー
（行）アドレスごとに一括して書き込みを行なうことが
できるようになされている。 第10図は、第９図の記憶装置に対する書替え動作のタ
イムチャートである。 記憶素子群１に対する書替えは、第10図に示すよう
に、アドレス入力AI,データDTを与えると共に、書き込
み信号WEを与えることにより起動される。先ず、書込み
・消去制御回路36によって内部動作モードは読出し状態
となり、指定ローアドレス内の全データをカラムラッチ
35に読出し、退避すると共に、データ入力を受付け、入
力カラムアドレスと入力データに従ってカラムラッチ35
の内容を書替える。特に制限はされないものの、一定時
間、例えば500μsec経過後に、データ入力の受付を終了
し、内部動作モードは消去状態となり、指定ローアドレ
スに相当する全記憶素子を消去する。次に、内部動作モ
ードは書き込み状態となり、カラムラッチの内容が指定
ローアドレスに相当する記憶素子に書き込まれている。
これを一連の動作として行ない、ローアドレス単位の一
括書き込みが可能となっている。このために必要なタイ
マ機能等が書込み・消去制御回路36に設けられている。 一方、記憶素子群１に対する消去は、消去信号ERを与
えることにより起動され、内部動作モードは消去状態と
なり、オールセレクト信号ASが“0"状態ではアドレス入
力AIに対応するローアドレスに相当する記憶素子が選択
されて消去され、またオールセレクト信号ASが“1"状態
では全記憶素子が選択されて消去される。 さらに、ローアドレス内の一部データの消去は、前記
書き込み動作において、予め指定される“0"または“1"
を、消去すべきアドレスに書き込むことによって行なわ
れる。すなわち、消去状態が“0"と指定されていれば
“0"を、また消去状態が“1"と指定されていれば“1"を
書き込むことによって行なう。 第９図に示すような構成の不揮発性記憶装置に対し
て、本発明を適用した例を第１図に示す。 第１図（ａ），（ｂ）は、本発明に係る不揮発性記憶
装置の実施例と参考例の概略を示す。 第１図（ａ）に示す実施例の記憶装置（EEPROM）にお
いては、消去信号ERが与えられ、かつオールセレクト信
号ASが“1"にされた場合には、先ず不揮発性記憶素子の
群１内の予め指定されたローアドレス（例えば第１図に
おける第１行11）内のデータをカラムラッチ35に読み出
し、保持してから、記憶素子群１の全面同時消去を行な
い、その後にカラムラッチ35の内容を再び前記ローアド
レス11に書き込むという一連の動作が実行される。 すなわち、この実施例では、全面消去の際に、前記予
め指定されたローアドレスでは読出し−消去−再書き込
みが実行され、それ以外のローアドレスでは一括消去が
実行される。再書き込みを実行するか否かは、前記予め
指定されたローアドレスに対して読み出された情報に含
まれる保護情報の値に応ずる。 一方、第１図（ｂ）に示す参考例では、予め指定され
たローアドレス（例えば第１行11）に、ローアドレスを
単位とした保護情報を入れておくと共に、全面消去時に
その指定ローアドレスのデータをカラムラッチに転送
し、その保護情報に基づき、一部ローアドレスのデータ
の消去を阻止するというものである。 以下、上記実施例及び参考例の詳細について説明す
る。 第２図は、上記実施例における記憶装置の詳細図であ
る。31はアドレスデコーダ、321〜329は高電圧制御回
路、33はセンスアンプ、34は出力バッファ、35はカラム
ラッチ、36は書き込み・消去制御回路、111、112、12
1、122は記憶素子を構成するトランジスタ、113、123は
記憶素子のゲート電圧をオン・オフするトランジスタで
ある。この実施例では、第９図の不揮発性記憶装置にお
ける書き込み・消去制御回路36に対する書き込み信号W
E、消去信号ERの入力論理ゲート51〜53、書き込み・消
去制御回路36からアドレスデコーダ31に対する制御信号
線471及び、カラムラッチ35から書込み・消去制御回路3
6に対する制御信号線48が付加されている。 第２図の記憶装置においては、第１表に示すような電
圧条件を記憶素子111、112、121、122のソースＳ、分離
ゲートＩ、高圧ワード線WH、選択ワード線Ｗ、ドレイン
Ｄおよびウェル領域WELLに対して与えることにより、デ
ータの読出しや“0"または“1"の書込み、消去の各動作
が行なわれる。 すなわち、読出し動作の場合には、ワード線Ｗに対し
アドレスデコーダ31により電源電圧Vcc（例えば5V）を
加え、高圧ワード線WHを0Vとすることによって、記憶素
子を選択し、その内容（Dout）をドレインＤよりデータ
線25に読出す。また、書込みの場合には、ワード線Ｗに
対しアドレスデコーダ31によりVccの電圧を加え、高圧
ワード線WHに高電圧制御回路321,322より同じくVccの電
圧を加え、ウェルWELLに対し高電圧制御回路324より負
の高電圧−Vpp（例えば−12V）を加え、更に書込みデー
タの“0"/“1"に従って、それぞれデータ線（Ｄ）に−V
pp/Vccの電圧を加えることによって、選択した記憶素子
に“0"/“1"を書き込むことができる。また、ローアド
レス単位の消去の場合には、ワード線Ｗに対しアドレス
デコーダ31によりVccの電圧を加え、高圧ワード線WHに
対し高電圧制御回路321、322より−Vppの電圧を加え、
ウェル26に高電圧制御回路324よりVccの電圧を加えるこ
とによって、選択した記憶素子の内容を消去する。書替
え動作においては、特に制限はされないものの、第９図
に示した回路と同じように指定ローアドレスの内容の読
出しおよびカラムラッチ35への退避、カラムラッチ35の
内容の書替え動作、選択ローアドレスの消去動作、およ
びカラムラッチ35の内容の選択ローアドレスへの書込み
動作が、一連の動作として書込み・消去制御回路36の制
御によって行なわれる。 本発明においては、第９図の基本装置に対して、更に
論理ゲート51〜53が追加され、また、書込み・消去制御
回路36がアドレスデコーダ31をも制御する構成とされ、
全面同時消去の場合、消去動作の前に、前記予め指定さ
れたローアドレスのデータをカラムラッチへ退避し、消
去動作後に、前記保護情報が所定の値である場合にの
み、前記カラムラッチの内容を前記ローアドレスへ書き
込むように制御を行なう。 すなわち、第２図において、全面同時消去を行なうべ
くオールセレクト信号AS及び消去信号ERを共に“1"とす
ると、論理ゲート51、52を介して制御信号C1は“1"とな
り、論理ゲート53を介して制御信号C2は“0"となって、
書込み・消去制御回路36に対しては、前記した書替えと
同様の動作が指示される。詳しくは、第２図の書き込み
・消去制御回路36において、オアゲート52の出力信号C1
を受ける端子は書替え動作の指示端子であり、アンドゲ
ート53の出力信号C2を受ける端子は消去動作の指示端子
である。よって、オアゲート52の出力が“1"になれば記
憶装置に書替え動作が指示され、アンドゲート53の出力
が“1"にされれば消去動作が指示される。したがって、
前記信号AS及びERが共に“1"にされて全面同時消去が指
示されると、書き込み・消去制御回路36には、実質的に
書替え動作、換言すれば、退避−消去−書き込みの一連
の動作、が指示されることになる。 但し、このとき、オールセレクト信号ASが“1"にされ
ている。よって、前記一連の動作における退避後の消去
は、全面一括消去とされる。更に、前記一連の動作にお
いて指定ローアドレス（W1に対応されるローアドレス）
のデータはカラムラッチ35に退避されるが、退避された
予め決められたビット位置のデータは、第２図に示され
る信号48として、前記書き込み・消去制御回路36に供給
される。このようにして与えられる信号48は前記保護情
報の値を反映する信号である。前記書き込み・消去制御
回路36は、例えば信号48が“1"ならば前記一連の動作に
おける退避情報の書き込み（書き戻し）を行わず、信号
48が“0"ならば前記一連の動作における退避情報の書き
込み（書き戻し）を行う。保護情報は前記指定ローアド
レスの記憶領域に格納されており、第２図の例では記憶
素子122に格納される。 第３図に、本実施例におけるアドレスデコーダ31の構
成を示す。 AIはアドレス入力、ASはオールセレクト信号、CSは書
込み・消去制御回路36より信号線471を介してアドレス
デコーダに対し出力される制御信号である。通常動作時
には、すなわち、オールセレクト信号ASが“0"状態では
ゲート311,312によりアドレス入力AIに従って、ワード
線W1またはW2を選択するための信号が形成される。前記
予め指定されたローアドレスは、ワード線W1に対応する
ローアドレスであり、全面同時消去の場合、すなわち、
オールセレクト信号ASが論理“1"の状態では常に選択さ
れる。一方、書込み・消去制御回路36より信号線471を
介して供給される制御信号CSは消去動作時にのみ“1"と
なり、退避動作及び書込み動作時には“0"となるように
されている。従ってワード線W2に対応するローアドレス
はオールセレクト状態では消去動作時にのみ選択され、
消去のみが行なわれる構成となっている。これにより、
オールセレクト状態において、ワード線W1は、退避（読
み出し）、消去、及び書き込みの各動作で選択可能にさ
れるが、ワード線W2は消去動作のときだけ選択される。 第４図に本実施例における全面同時消去動作のタイム
チャートを示す。 全面同時消去時には、書込み・消去制御回路36の制御
に従い、前記ローアドレスの内容のカラムラッチ35への
退避、全面同時消去、及びカラムラッチ35の内容の前記
指定ローアドレスへの再書込みが一連の動作として行な
われ、前記指定ローアドレスの内容の保存が可能化され
ている。 全面同時消去における前記退避動作では、外部からの
データ入力は受付禁止、即ち、カラムラッチに退避され
た情報は書替え禁止とされ、機密保護を保証している。 更に、第２図の実施例においては特に制限はされない
ものの、前記カラムラッチ354に退避した内容に保護情
報を含ませ、その内容に従って前記全面同時消去後の再
書込みを行なうか、行なわないかを選択する構成となっ
ている。すなわち、記憶素子122に前記保護情報を記憶
させ、前記記憶素子122に対応するカラムラッチ35の保
持データをを信号線48によって、書込み・消去制御回路
36へ供給し、その動作を変更するようにしている。例え
ば前記記憶素子122の内容が“0"であると、前記信号線4
8が“0"となって前記書き込み消去制御回路に対し再書
込みを指示し、前記記憶素子122の内容が“1"の場合に
は、全面同時消去によって動作を終了し、前記再書込み
を行なわないように指示するようになっている。 第５図に、本実施例における全面同時消去時の書込み
制御回路36による制御手順のフローチャートを示す。 なお、ワード線単位（ローアドレス単位）の消去は、
前記第９図と同様に行なうことができる。 本実施例によれば、全面同時消去のみが可能な不揮発
性記憶装置においても、消去に際して一部記憶内容を保
存することが可能となる。 更に、カラムラッチ列を複数設け、前記退避及び再書
込みを複数回行なうことにより、保存が可能な記憶容量
を増加させることも可能である。 なお、上記実施例では、全面同時消去開始後、再書込
み完了以前に、電源電圧が低下、あるいは遮断された場
合には前記保存が行なえなくなるが、これに対しては、
バックアップ用のコンデンサを設け、必要な電力をコン
デンサに保持すれば、電源電圧の低下・遮断の後も記憶
装置は動作を行ない、前記保存を行なうことができる。
あるいは、記憶素子群１の外部に更に不揮発性記憶素子
を設け、前記書込み完了以前に電源電圧の低下・遮断が
生じたことのみを前記不揮発性記憶素子に記憶し、以後
の動作の一切を禁止する構成とすれば、前記コンデンサ
の容量を小さくし、かつ機密保護を達成することができ
る。ただし、消去及び書込みに要する時間は、10〜50ms
ecであり、前記した電源電圧の低下・遮断は一般には問
題にならないであろう。 第６図は、第１図（ｂ）に示す参考例の具体例を示す
不揮発性記憶装置の構成図である。 本参考例においては、第２図の実施例に示されている
論理ゲート51〜53がとり除かれ、オールセレクト信号AS
が、書込み・消去制御回路36に対して直接入力されてい
る。そして、外部から全面同時消去として、オールセレ
クト信号AS及び消去信号ERが与えられると、内部動作モ
ードは先ず読出し状態となって、実施例と同様に、予め
指定されたローアドレス（第１ローアドレス）の内容が
カラムラッチ35に転送される。この第１ローアドレスに
は、ローアドレスを単位とする保護情報が格納されてお
り、前記カラムラッチ35に保持されたデータが信号線48
を介して消去許可信号としてアドレスデコーダ31に入力
される。この後に、内部動作モードは消去状態となり、
前記消去許可信号に従って指定されたローアドレスにつ
いてのみ消去が行なわれる。ただし、再書込み動作は行
なわれない。 第７図に、参考例におけるアドレスデコーダ31の構成
を示す。 AIはアドレス入力、ASはオールセレクト信号、CSは書
込み・消去制御回路36より出力される制御信号、PM1及
びPM2はカラムラッチ35より出力される消去許可信号で
ある。 書込み・消去制御回路36からアドレスデコーダ31に供
給される制御信号CSは、上記実施例と同様に、消去信号
ERに基づいて消去動作時においてのみ“1"とされる。ま
た、消去許可信号PM1,PM2、前記全面消去時のカラムラ
ッチ35への退避後に、カラムラッチ35内に保持された保
護情報に基づいて形成され、それぞれ第１ローアドレス
と第２ローアドレスの内容を消去するか否か決定する。
特に制限はされないものの、PM1、PM2は消去動作時に有
効とされ、“0"または“1"となり、それ以外のときには
“1"に固定されている。 PM1、PM2が“0"にされていると、第７図のアドレスデ
コーダにおいて対応するワード線は選択されず、消去は
行なわれない。これによって第１ローアドレス内の保持
情報に従った消去が実行される。 第８図に、参考例における同時消去動作のタイムチャ
ートを示す。 書込み・消去制御回路36の制御に従い、まず内部が読
出しモードとなり前記第１ローアドレスの内容がカラム
ラッチ35へ転送される。この状態ではワード線W1のみが
選択されている。次に、消去動作モードとなり、カラム
ラッチ35から出力された消去許可信号が“1"であるワー
ド線は選択されて消去される。対応する消去許可信号が
“0"であるとワード線は非選択とされ、消去が阻止さ
れ、記憶内容の保存がなされている。 本参考例によれば、ローアドレスを単位として任意の
アドレス、任意の容量の記憶阻止列の消去留保を行な
い、同時消去動作後も記憶内容を保存することが可能で
あり、より多様な要求に応ずることができる。 また、前記保護情報は全ローアドレスに対応する必要
はなく、例えば１ビットの保護情報で複数のローアドレ
スの保存を行なうか、行なわないかを決定するようにし
てもよい。このようにすると、前記保護情報を記憶する
に要する記憶容量を小さくすることができる。 更に、参考例においては、保護情報を前記第１ローア
ドレスに記憶し、保存を行なうローアドレスを固定とし
てもよい。その方法としては、例えば第７図において、
製造工程における配線の変更等により保存を行なうワー
ド線に対応する消去許可信号PM1またはPM2を“0"に固定
することによって可能である。このようにした場合に
は、同時消去に先立つ前記第１ローアドレスの退避動作
は不要となり、より簡単な構成とすることができる。 以上説明したように、前記実施例においては、不揮発
性記憶素子群の外部に記憶データのラッチ手段を設け、
同時消去に先立って不揮発性記憶素子群の記憶データの
一部をこのラッチ手段に転送・保存し、同時消去を行な
った後、保護情報が所定の値のとき、前記退避データの
再書込みを行なうようにしたので、全面消去に先立って
退避したデータを消去後も保存することができる、とい
う作用により、記憶素子群の全面同時消去が可能で、か
つ記憶素子行列の不正な初期化を防止するとともに、デ
ータ保護のための情報や製造番号、識別コード等一旦書
き込みを行なった後は変更を阻止すべきデータについて
は、全面消去の際にも保存ができるようにして、高度な
機密保護を可能とするという効果がある。 また、前記参考例においては、不揮発性記憶素子群の
外部に記憶データのラッチ手段を設けラッチ手段に転送
したデータに基づいてそのデータにより指定された領域
もしくはそれ以外の領域についてのみ同時消去を行なう
ようにしたので、不揮発性記憶素子群内の所定の領域に
データ保護情報を書き込んだ後は指定された領域の消去
を禁止できるという作用により、記憶素子群の不正な初
期化を防止するとともに、データ保護のための情報や製
造番号、識別コード等一旦書き込みを行なった後は変更
を阻止すべきデータについては、全面消去の際にも保存
ができるようにして、高度な機密保護を可能とするとい
う効果がある。 以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。 例えば以上の説明では主としてローアドレス単位の書
込み・消去が可能な不揮発性記憶装置に適用した場合に
ついて説明したが、それに限定されるものではなく、電
気的に書込み・消去が可能な不揮発性記憶装置、すなわ
ちEEPROMであって、電気的に全面同時消去が可能なもの
であれば、書込み及び消去の単位はどのようなものであ
ってもよい。 また、カラムラッチは全データ線に対応させて設ける
必要はなく、上記同様な動作を行なうものであれば何で
もよい。各回路ブロックの具体的回路は、上記同様に動
作を行なうものであれば何でもよい。 以上の説明では主として本発明者によってなされた発
明をその背景となった利用分野である不揮発性記憶装置
に適用したものについて説明したが、この発明はそれに
限定されず情報処理装置等他の機能を有する回路装置を
同一半導体基板上に形成し、前記情報処理装置の制御に
よって前記不揮発性記憶装置の書込み・消去が可能とさ
れるようにしたシングルチップマイクロコンピュータそ
の他EEPROM内蔵半導体集積回路装置一般に利用すること
ができる。 ［発明の効果］ 本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば下記のとおりであ
る。 （１）全面同時消去に際して一部記憶データを保存する
ことで、不正使用の防止とテスト時間の短縮の両立を図
ることができる。 （２）前記保存の方法として、全面同時消去に先立ち、
一部記憶データを不揮発性記憶素子群外部に転送・保持
し、前記不揮発性記憶素子群外部に保持した記憶データ
に保護情報を持たせ、その保護情報の値に応じて、前記
保存を行なうか、行なわないかを選択することが可能と
なる。 （３）前記保護情報に基づいて、ロー（行）アドレス単
位の消去留保を行なうことにより、保存すべき記憶デー
タのアドレス及び容量を、前記ローアドレスを単位とし
て、任意に設定することが可能となる。 （４）同時消去に際して、前記消去留保を行なうべきロ
ーアドレスを固定することにより、前記一部記憶データ
の不揮発性記憶素子群外部への転送が可能となり、より
簡単な構成とすることができる。

【図面の簡単な説明】 第１図（ａ）、（ｂ）は本発明の実施例と参考例に係る
不揮発性記憶装置の概略を示すブロック構成図、 第２図は実施例の詳細を示す回路構成図、 第３図は実施例のアドレスデコーダの構成図、 第４図は実施例の全面消去時のタイムチャート、 第５図は第２図の実施例における全面消去時のフローチ
ャート、 第６図は参考例の詳細を示す回路構成図、 第７図は参考例のアドレスデコーダの構成図、 第８図は参考例における全面消去時のタイムチャート、 第９図は本発明が適用される不揮発性記憶装置の基本構
成図、 第10図は第９図の記憶装置における書込み時のタイムチ
ャートである。 １……不揮発性記憶素子群、31……アドレスデコーダ、
33……センスアンプ、34……出力バッファ、35……揮発
性記憶手段（カラムラッチ）、36……書込み消去制御回
路。

Claims (1)

1. (57)【特許請求の範囲】 １．電気的に書き込み及び消去可能な不揮発性記憶素子
   群と、 前記不揮発性記憶素子群に対する書き込み及び消去を指
   示する書き込み消去制御回路と、 前記不揮発性記憶素子群に格納されているデータの一部
   を一時的に格納する揮発性記憶素子群とを備え、 前記書き込み消去制御回路は、不揮発性記憶素子群に対
   する全面同時消去が指示されたとき、前記不揮発性記憶
   素子群の中の特定領域の不揮発性記憶素子群のデータを
   前記揮発性記憶素子群に退避すると共に、退避されたデ
   ータに含まれる保護情報の値を判定し、その値が第１の
   値のときは、前記不揮発性記憶素子群を全面同時消去
   し、前記保護情報の値が第２の値のときは、前記不揮発
   性記憶素子群を全面同時消去した後、前記揮発性記憶素
   子群に退避されているデータを前記特定領域の不揮発性
   記憶素子群に再書き込みする制御を行うものであること
   を特徴とする不揮発性記憶装置。