JPS63225999A - 不揮発性記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は半導体記憶技術さらには電気的に書込み・消去
が可能な不揮発性記憶装置に係り、特に記憶素子の全面
同時消去が可能な不揮発性記憶装置に利用して有効な技
術に関するものである。

［従来の技術］ 従来より、ＥＥＰＲＯＭ　（ＥＬｅｃｔｒｉｃａ１１ｙ
　　　Ｅｒａｓａｂｌｅ　　　ａｎｄ　　　Ｐｒｏｇｒ
ａｍｍａｂｌｅ　　　Ｒｅａｄ　　　０ｎｌｙ　　　Ｍ
ｅｍ。

ｒｙ）は、不揮発性記憶装置であり、かつ電気的に書替
えが可能であるが、逆に、保存すべきデータが書替えら
れてしまう虞れがあるために問題となっていた。そこで
、不揮発性記憶装置のデータの保護の方法として、セキ
ュリティ用ビットを設け、このビットの状態により記憶
装置外部からのアクセスを禁止する方法が提案されてい
る。このようなセキュリティ用ビットによるデータの保
護方式については例えば、「エレクトロニックデザイン
（Ｅｌｅｃｔｒｏｎｉｃ　　Ｄｅｓｉｇｎ）Ｊ　ｅＭａ
ｒｃｈ３，１９８３．ｐｐ１２３〜１２８等に記載され
ている。すなわち、通常の書替えを目的とする記憶素子
群とは分離された不揮発性記憶素子からなる書込み専用
のセキュリティレジスタを設け、このレジスタの特定ビ
ットの状態により記憶素子群へのアクセスを禁止すると
いうものである。この場合、セキュリティレジスタは、
記憶素子群の全面同時消去動作のときにのみ消去が行な
えるような構成としてあり、これによって記憶素子群内
のデータを保護することを示す保護情報がセキュリティ
レジスタに書き込まれた後は、記憶素子群のデータを破
壊せずには、記憶素子群にアクセスすることができない
ようになっており、データの機密保護が達成される。

［発明が解決しようとする問題点コ しかしながら、この方法では、記憶素子群の全面同時消
去によりセキュリティレジスタ内の情報も失われ、初期
状態と同じ状態になるように構成されているために、全
面同時消去後に不正使用される虞れを除去することはで
きなかった。すなわち、記憶装置を全面同時消去によっ
て初期化した後に、任意の不正なデータを書き込んで再
使用することが可能であるためである。、こ、れは、例
えばキャッシュカード等に応用されて、金銭情報等、重
要な情報を記憶している場合に問題であった。

また一方において、ＥＥＰＲＯＭは書込み・消去時間が
長いために、記憶容量の大容量化に伴い。

記憶素子群の全面消去機能はテスト時間の短縮のために
不可欠な機能となっており、これらの両立が問題となっ
ていた。

ところで、記憶素子群のデータ線ごとにカラム（列）ラ
ッチ回路を設け、ロー（行）アドレスごとに一括して書
込みを行なうことを可能としたＥＥＰＲＯＭが提案され
ている（日立評論社、昭和６１年７月２５日発行「日立
評論第６８巻第７号」第７５頁〜第７８頁参照）、この
カラムラッチは。

複数データの同時書込み、あるいは書替えを可能とし、
単位データ当りの書込み・書替え時間を実効的に短縮す
るためにのみ利用されていた。

本発明の目的は、記憶素子群の全面同時消去を可能とし
ながら、かつ、必要に応じて一部記憶データを前記同時
消去後も保存できるようにすることによって記憶装置の
不正な初期化を禁止することを可能にした不揮発性記憶
装置を提供し、また係る一部データの保存により、高度
な機密保護を可能とする技術を提供することにある。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。

［問題点を解決するための手段］ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

すなわち、不揮発性記憶素子群の外部に記憶データのラ
ッチ手段を設け、同時消去に先立って不揮発性記憶素子
群の記憶データの一部をこのラッチ手段に転送・保持し
、同時消去を行なった後に前記退避データの再書込みを
行なう、あるいはラッチ手段に転送したデータに基づい
てそのデータにより指定された領域もしくはそれ以外の
領域についてのみ同時消去を行なうようにするものであ
る。

［作用］ 上記した手段によれば、一部の記憶データについては一
旦消去後再び書込み、あるいは不揮発性記憶素子行列内
の所定の領域にデータ保護情報を書き込んだ後は指定さ
れた領域の消去を禁止できるようにして、記憶素子行列
の全面同時消去が可能で、かつ記憶素子行列の不正な初
期化を防止するとともに、データ保護のための情報や製
造番号、識別コード等一旦書き込みを行なった後は変更
を阻止すべきデータについては、全面消去の際にも保存
ができるようにして、高度な機密保護を可能とするとい
う上記目的を達成するものである。

［実施例］ 以下、本発明の実施例を、図面を用いて詳細に説明する
。

具体的な実施例を説明する前に、先ず、第９図を用いて
本発明が適用される電気的に書き込み・消去が可能な不
揮発性記憶装置の基本構成について説明しておく。

第９図において、１はＭＮＯＳ　（メタル・ナイトライ
ド・オキサイド・セミコンダクタ）のような不揮発性記
憶素子が行列上に配設された不揮発性記憶素子群、３１
はアドレスデコーダ、３５は記憶素子群１の各データ線
ごとに設けられたカラム（列）ラッチ回路、３６は書き
込み・消去制御回路である。アドレスデコーダ３１に対
してアドレス入力ＡＩ、記憶素子群１に対してデータＤ
Ｔ、書き込み・消去制御回路３６に対して書き込み信号
ＷＥをそれぞれ加えることにより、データの書き込みま
たは書替えが行なわれ、また、アドレス入力ＡＩ、読出
し信号ＲＥを加えることにより、読出しデータＤＴが得
られる。アドレス入力Ａ丁、消去信号ＥＲを加えること
により指定アドレスの消去が行なわれる。さらに、アド
レスデコーダ３１に対してオールセレクト信号ＡＳ、書
き込み・消去制御回路３６に対して消去信号ＥＲを加え
ることにより、記憶素子＃１の全面消去が行なわれる。

特に制限はされないものの、オールセレクト信号ＡＳが
入力されるとデコーダ３１により全てのワード線が同時
に選択される構成になっている。

また、カラムラッチ回路３５は全データ線に対応して設
けられており、これによってロー（行）アドレスごとに
一括して書き込みを行なうことができるようにされてい
る。

第１０図は、第９図の記憶装置に対する書き込みまたは
書替え動作のタイムチャートである。

記憶素子群１に対する書き込みは、第１０図に示すよう
に、アドレス入力ＡＩ、データＤＴを与えると共に、書
き込み信号ＷＥを与えることにより起動される。先ず、
書込み・消去制御回路３６によって内部動作モードは読
出し状態となり、指定ローアドレス内の全データをカラ
ムラッチ３５に読出し、退避すると共に、データ入力を
受付け、入力カラムアドレスと入力データに従ってカラ
ムラッチ３５の内容を書替える。特に制限はされないも
のの、一定時間、例えば５００μｓｅｃ経過後に、デー
タ入力の受付を終了し、内部動作モードは消去状態とな
り、指定ローアドレスに相当する全記憶素子を消去する
０次に、内部動作モードは書き込み状態となり、カラム
ラッチの内容が指定ローアドレスに相当する記憶素子に
書き込まれる。これを一連の動作として行ない、ローア
ドレス単位の一括書き込みが可能となっている。このた
めに必要なタイマ機能等が書込み・消去制御回路３６に
設けられている。

一方、記憶素子＃１に対する消去は、消去信号ＥＲを与
えることにより起動され、内部動作モートは消去状態と
なり、オールセレクト信号ＡＳが“Ｏ”状態ではアドレ
ス入力ＡＩに対応するローアドレスに相当する記憶素子
が選択されて消去され、またオールセレクト信号Ａ　Ｓ
’が“１″状態では全記憶素子が選択されて消去される
６さらに、ローアドレス内の一部データの消去は、前記
書き込み動作において、予め指定される“Ｏｎまたは“
１″′を、消去すべきアドレスに書き込むことによって
行なわれる。すなわち、消去状態が“Ｏ”と指定されて
いればｉｔ　Ｏ”を、また消去状態が“１”と指定され
ていれば１１１”を書き込むことによって行なう。

第９図に示すような構成の不揮発性記憶装置に対して、
本発明を適用した例を第１図に示す。

第１図（ａ）、（ｂ）は、本発明に係る不揮発性記憶装
置の第１および第２の実施例の概略を示す。

第１１３ｉｆｆ　（ａ）に示す第１の実施例の記憶装置
（ＥＥＰＲＯＭ）においては、消去信号ＥＲが与えられ
、かつオールセレクト信号ＡＳが１′１″にされた場合
には、先ず不揮発性記憶素子の群１内の予め指定された
ローアドレス（例えば第１図における第１行１１）内の
データをカラムラッチ３５に読み出し、保持してから、
記憶素子群１の全面同時消去を行ない、その後にカラム
ラッチ３５の内容を再び前記ローアドレス１１に書き込
むという一連の動作が実行される。

すなわち、この実施例では、全面消去の際に指定された
ローアドレスでは読出し一消去一再書き込みが実行され
、それ以外のローアドレスでは一括消去が実行される。

一方、第１図（ｂ）に示す第２の実施例では。

予め指定されたローアドレス（例えば第１行１１）に、
ローアドレスを単位とした保護情報を入れておくと共に
、全面消去時にその指定ローアドレスのデータをカラム
ラッチに転送し、その保護情報に基づき、一部ローアド
レスのデータの消去を阻止するというものである。

以下、それぞれの実施例のより具体的な実施例について
説明する。

第２図は、第１の実施例における記憶装置の詳細図であ
る。３１はアドレスデコーダ、３２１〜３２９は高電圧
制御回路、３３はセンスアンプ、３４は出力バッファ、
３５はカラムラッチ、３６は書き込み・消去制御回路、
１１１，１１２，１２１．１２２は記憶素子を構成する
トランジスタ、１１３．１２３は記憶素子のゲート電圧
をオン・オフするトランジスタである。この実施例では
、第９図の不揮発性記憶装置における書き込み・消去制
御回路３６に対する書込み信号ＷＥ、消去信号ＥＲの入
力論理ゲート５１〜５３、書き込み・消去制御回路３６
からアドレスデコーダ３１に対する制御信号線４７１及
び、カラムラッチ３５から書込み・消去制御回路３６に
対する制御信号線４８が付加されている。

第２図の記憶装置においては、第１表に示すような電圧
条件を記憶素子１１１，１１２，１２１゜１２２のソー
スＳ１分離ゲートエ、高圧ワード線ＷＨ，選択ワード線
Ｗ、ドレインＤおよびウェル領域ＷＥＬＬに対して与え
ることにより、データの読出しや“Ｏ”または“１”の
書込み、消去の各動作が行なわれる。

第１表 すなわち、読出し動作の場合には、ワード線Ｗに対しア
ドレスデコーダ３１により電源電圧ＶｃＣ（例えば５Ｖ
）を加え、高圧ワード線ＷＨをＯＶとすることによって
、記憶素子を選択し、その内容（Ｄｏｕｔ）をドレイン
Ｄよりデータ線２５に読出す、また、書込みの場合には
、ワード線Ｗに対しアドレスデコーダ３１によりＶｃｃ
の電圧を加え、高圧ワード線ＷＨに高電圧制御回路３２
１．３２２より同じ＜Ｖｃｃの電圧を加え、ウェルＷＥ
ＬＬに対し高電圧制御回路３２４より負の高電圧−Ｖｐ
ｐ（例えば−１２ｖ）を加え、更に書込みデータの“０
″／“１”に従って、それぞれデータ線（Ｄ）に−Ｖ　
ｐ　ｐ　／　Ｖ　ｃ　ｃの電圧を加えることによって、
選択した記憶素子に“０″／“１”を書き込むことがで
きる。また、ローアドレス単位の消去の場合には、ワー
ド線Ｗに対しアドレスデコーダ３１によりＶｃｃの電圧
を加え、高圧ワード線ＷＨに対し高電圧制御回路３２１
゜３２２より−ＶｐＰの電圧を加え、ウェル２６に高電
圧制御回路３２４よりＶｃｃの電圧を加えることによっ
て１選択した記憶素子の内容を消去する。書込みまたは
書替え動作においては、特に制限はされないものの、第
９図に示した回路と同じように指定ローアドレスの内容
の読出しおよびカラムラッチ３５への退避、カラムラッ
チ３５の内容の書替え動作、選択ローアドレスの消去動
作、およびカラムラッチ３５の内容の選択ローアドレス
への書込み動作が、一連の動作として書込み・消去制御
回路３６の制御によって行なわれる。

本発明においては、第９図の基本装置に対して。

更に論理ゲート５１〜５３が追加され、また、書込み・
消去制御回路３６がアドレスデコーダ３１をも制御する
構成とさお、全面同時消去の場合。

消去動作の前に予め指定されたローアドレスのデータカ
ラムラッチへ退避し、消去動作後に前記カラムラッチの
内容を前記ローアドレスへ書き込むように制御を行なう
。

すなわち、第２図において、全面同時消去を行なうべく
オールセレクト信号ＡＳ及び消去信号ＥＲを共に“１″
とすると、論理ゲート５１．５２を介して制御信号Ｃ１
は“１”となり、論理ゲート５３を介して制御信号Ｃ２
は“ＯＩＦとなって。

書込み・消去制御回路３６に対しては、前記した書込み
または書替えと同様の動作が支持される。

これによって、記憶装置の内部動作は退避−消去−書込
みの一連の動作を行なう。

第３図に１本実施例におけるアドレスデコーダ３１の構
成を示す６ Ａ１はアドレス入力、ＡＳはオールセレクト信号、Ｃ８
は書込み・消去制御回路３６より信号線４７１を介して
アドレスデコーダに対し出力される制御信号である。通
常動作時には、すなわち、オールセレクト信号Ａｓが１
１０”状態ではゲート３１１．３１２によりアドレス入
力ＡＩに従って、ワード線Ｗ１またはＷ２を選択するた
めの信号が形成される。前記予め指定された第１０−ア
ドレスは、ワード線Ｗ１に対応するローアドレスであり
、全面同時消去の場合、すなわち、オールセレクト信号
Ａｓが論理″１′″の状態では常に選択される。一方、
書込み・消去制御回路３６より信号８４７１を介して供
給される制御信号Ｃ８は消去動作時にのみＩｔ　Ｉ　Ｉ
Ｉとなり、退避動作及び書込み動作時には“０”となる
ようにされている、従ってワード線Ｗ２に対応するロー
アドレスはオールセレクト状態では消去動作時にのみ選
択され、消去のみが行なわれる構成となっている。

第４図に、本実施例における全面同時消去動作のタイム
チャートを示す。

全面同時消去時には、書込み・消去制御回路３６の制御
に従い、前記第１０−アドレスの内容のカラムラッチ３
５への退避、全面同時消去、及びカラムラッチ３５の内
容の前記指定ローアドレスへの再書込みが一連の動作と
して行なわれ、前記指定ローアドレスの内容の保存が可
能化されている。

特に制限はされないものの、前記退避動作において、デ
ータ入力を受付け、前記カラムラッチ３５に退避した内
容を書替え、再書込みを行なうことができる構成として
もよい、また、前記データ入力の禁止つまり書替えを禁
止する構成としてもよい、この構成は記憶内容が機密保
護を要するようなものである場合には適当であろう。

更に、第２図の実施例においては特に制限はされないも
のの、前記カラムラッチ３５に退避した内容に保護情報
を含ませ、その内容に従って前記全面同時消去後の再書
込みを行なうか、行なわないかを選択する構成となって
いる。すなわち、記憶素子１１２に前記保護情報を記憶
させ、前記記憶素子１１２に対応するカラムラッチ３５
の保持データを信号線４８によって、書込み・消去制御
回路３６へ供給し、その動作を変更するようにしている
０例えば前記記憶素子１１２の内容が１１０”であると
、前記信号＠４８がｉｔ　ＯＩＩとなって前記書き込み
消去制御回路に対し再書込みを指示し、前記記憶素子１
１２の内容が“１″の場合には、全面同時消去によって
動作を終了し、前記再書込みを行なわないように指示す
るようになっている。

第５図に、本実施例における全面同時消去時の書込み制
御回路３６による制御手順のフローチャートを示す。

なお、ワード線単位（ローアドレス単位）の消去は、前
記第９図と同様に行なうことができる。

本実施例によれば、全面同時消去のみが可能な不揮発性
記憶装置においても、消去に際して一部記憶内容を保存
することが可能となる。

更に、カラムラッチ列を複数設け、前記退避及び再書込
みを複数回行なうことにより、保存が可能な記憶容量を
増加させることも可能である。

なお、上記実施例では、全面同時消去開始後。

再書込み完了以前に、電源電圧が低下、あるいは遮断さ
れた場合には前記保存が行なえなくなるが、これに対し
ては、バックアップ用のコンデンサを設け、必要な電力
をコンデンサに保持すれば、電源電圧の低下・遮断の後
も記憶装置は動作を行ない、前記保存を行なうことがで
きる。あるいは。

記憶素子群１の外部に更に不揮発性記憶素子を設け、前
記書込み完了以前に電源電圧の低下・遮断が生じたこと
のみを前記不揮発性記憶素子に記録し、以後の動作の一
切を禁止する構成とすれば、前記コンデンサの容量を小
さくし、かつ機密保護を達成することができる６ただし
、消去及び書込みに要する時間は、１０〜５０ｍ５ｅｃ
であり。

前記した電源電圧の低下・遮断は一般には問題にならな
いであろう。

第６図は、第１図（ｂ）に示す第２の実施例の具体例を
示す不揮発性記憶装置の構成図である。

本実施例においては、第２図の実施例に示されている論
理ゲート５１〜５３がとり除かれ、オールセレクト信号
ＡＳが、書込み・消去制御回路３６に対して直接入力さ
れている。そして、外部から全°面同時消去として、オ
ールセレクト信号ＡＳ及び消去信号ＥＲが与えられると
、内部動作モードは先ず読比し状態となって、第１の実
施例と同様に、第１０−アドレスの内容がカラムラッチ
３５に転送される。この第１０−アドレスには、ローア
ドレスを単位とする保護情報が格納されており、前記カ
ラムラッチ３５に保持されたデータが信号線４９を介し
て消去許可信号としてアドレスデコーダ３１に入力され
る。この後に、内部動作モードは消去状態となり、前記
消去許可信号に従って指定されたローアドレスについて
のみ消去が行なわれる。ただし、再書込み動作は行なわ
れなｔ）Ｉｌ 第７図に１本実施例におけるアドレスデコーダ３１の構
成を示す。

ＡＩはアドレス入力、ＡＳはオールセレクト信号、Ｃ８
は書込み・消去制御回路３６より出力される制御信号、
ＰＭＩ及びＰＭ２はカラムラッチ３５より出力される消
去許可信号である。

書込み・消去制御回路３６からアドレスデコーダ３１に
供給される制御信号ｃｓは、第１の実施例と同様に、消
去信号ＥＲに基づいて消去動作時にのおいてのみ“１”
とされる、また、消去許可信号ＰＭＩ、ＰＭ２は、前記
全面消去時のカラムラッチ３５への退避後に、カラムラ
ッチ３５内に保持された保護情報に基づいて形成され、
それぞれ第１０−アドレスと第２０−アドレスの内容を
消去するか否か決定する。特に制限はされないものの、
ＰＭＩ、ＰＭ２は消去動作時に有効とされ、“０”また
は“１＃となり、それ以外のときには“１”に固定され
ている。

ＰＭＩ、ＰＭ２が“０″にされていると、第８図のアド
レスデコーダにおいて対応するワード線は選択されず、
消去は行なわれない。これによって第１０−アドレス内
の保持情報に従った消去が実行される。

第８図に、本実施例における同時消去動作のタイムチャ
ートを示す。

書込み・消去制御回路３６の制御に従い、まず内部が読
出しモードとなり前記第１０−アドレスの内容がカラム
ラッチ３５へ転送される。この状態ではワード線Ｗ１の
みが選択されている。次に。

消去動作モードとなり、カラムラッチ３５がら出力され
た消去許可信号が′″１″であるワード線は選択されて
消去される。対応する消去許可信号が“０”であるとワ
ード線は非選択とされ、消去が阻止され、記憶内容の保
存がなされている。

本実施例によれば、ローアドレスを単位として任意のア
ドレス、任意の容量の記憶素子列の消去留保を行ない、
同時消去動作後も記憶内容を保存することが可能であり
、より多様な要求に応することができる。

また、前記保護情報は全ローアドレスに対応する必要は
なく１例えば１ビツトの保護情報で複数のローアドレス
の保存を行なうか、行なわないかを決定するようにして
もよいにのようにすると、前記保護情報を記憶するに要
する記憶容量を小さくすることができる。

更に、第２の実施例においては、保護情報を前記第１０
−アドレスに記憶し、保存を行なうローアドレスを固定
としてもよい。その方法としては、例えば、第７図にお
いて、製造工程における配線の変更等により保存を行な
うワード線に対応する消去許可信号ＰＭＩまたはＰＭ２
を“′０″に固定することによって可能である。このよ
うにした場合には、同時消去に先立つ前記第１０−アド
レスの退避動作は不要となり、より簡単な構成とするこ
とができる。

以上説明したように、前記第１実施例においては、不揮
発性記憶素子群の外部に記憶データのラッチ手段を設け
、同時消去に先立って不揮発性記憶素子群の記憶データ
の一部をこのラッチ手段に転送・保存し、同時消去を行
なった後に前記退避データの再書込みを行なうようにし
たので、全面消去に先立って退避したデータは消去後も
保存さ・れるという作用により、記憶素子群の全面同時
消去が可能で、かつ記憶素子行列の不正な初期化を防止
するとともに、データ保護のための情報や製造番号、識
別コード等一旦書き込みを行なった後は変更を阻止すべ
きデータに？いては、全面消去の際にも保存ができるよ
うにして、高度な機密保護を可能とするという効果があ
る。

また、前記第２実施例においては、不揮発性記憶素子群
の外部に記憶データのラッチ手段を設はラッチ手段に転
送したデータに基づいてそのデータにより指定された領
域もしくはそれ以外の領域についてのみ同時消去を行な
うようにしたので、不揮発性記憶素子群内の所定の領域
にデータ保護情報を書き込んだ後は指定された領域の消
去を禁止できるという作用により、記憶素子群の不正な
初期化を防止するとともに、データ保護のための情報や
製造番号、識別コード等一旦書き込みを行なった後は変
更を阻止すべきデータについては、全面消去の際にも保
存ができるようにして、高度な機密保護を可能とすると
いう効果がある。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。

例えば以上の説明では主としてローアドレス単位の書込
み・消去が可能な不揮発性記憶装置に適用した場合につ
いて説明したが、それに限定されるものではなく、電気
的に書込み・消去が可能な不揮発性記憶装置、すなわち
ＥＥＰＲＯＭであって、電気的に全面同時消去が可能な
ものであれば、書込み及び消去の単位はどのようなもの
であってもよい、また、書込みと消去の単位が違ってい
てもよい。少なくとも第１の実施例は適用可能である。

また、カラムラッチは全データ線に対応させて設ける必
要はなく、上記同様な動作を行なうものであれば何でも
よい、各回路ブロックの具体的回路は、上記同様に動作
を行なうものであれば何でもよい。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である不揮発性記憶装置に
適用したものについて説明したが、この発明はそ九に限
定されず情報処理装置等地の機能を有する回路装置を同
一半導体基盤上に形成し、前記情報処理装置の制御によ
って前記不揮発性記憶装置の書込み・消去が可能とされ
るようにしたシングルチップマイクロコンピュータその
他ＥＥＰＲＯＭ内蔵半導体集積回路装置一般に利用する
ことができる。

［発明の効果］ 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。

（１）全面同時消去に際して一部記憶データを保存する
ことで、不正使用の防止とテスト時間の短縮の両立を図
ることができる。

（２）前記保存の方法として、全面同時消去に先立ち、
一部記憶データを不揮発性記憶素子群外部に転送・保持
し、全面同時消去を行なった後に前記記憶データの再書
込みを行なう構成とすることにより、全面消去型の不揮
発性記憶装置についても適用が可能となる。

（３）前記不揮発性記憶素子群外部に保持した記憶デー
タに保護情報を持たせることにより、前記保存を行なう
か１行なわないかを選択することが可能となる。

（４）前記保護情報に基づいて、ロー（行）アドレス単
位の消去留保を行なうことにより、保存すべき記憶デー
タのアドレス及び容量を、前記ローアドレスを単位とし
て、任意に設定することが可能となる。

（５）同時消去に際して、前記消去留保を行なうべきロ
ーアドレスを固定とすることにより、前記一部記憶デー
タの不揮発性記憶素子群外部への転送が可能となり、よ
り簡単な構成とすることができる。

【図面の簡単な説明】

第１図（ａ）、（ｂ）は本発明の第１と第２の実施例の
概略を示す不揮発性記憶装置のブロック構成図。 第２図は第１の実施例の詳細を示す回路構成図、 第３図は第１実施例のアドレスデコーダの構成図、 第４図は第１実施例の全面消去時のタイムチャート、 第５図は第２図の実施例における全面消去時のフローチ
ャート。 第６図は第２の実施例の詳細を示す回路構成図、 第７図は第２実施例のアドレスデコーダの構成図。 第８図は第２実施例における全面消去時のタイムチャー
ト、 第９図は本発明が適用される不揮発性記憶装置の基本構
成図、 第１０図は第９図の記憶装置における書込み時のタイム
チャートである。 ■・・・・不揮発性記憶素子群、３１・・・・アドレス
デコーダ、３３・・・・センスアンプ、３４−１・・出
力バッファ、３５・・・・揮発性記憶手段（カラムラッ
チ）、３６・・・・書込み消去制御回路。 第　　２　　図 第　　３　　図 第　　４　　図 第　　５　　図 第　　６　　図 第　　７　　図 第　　８　　図 第　　９　　図 第１０図 人かテしり　ＯＣＩΣ、ＤＴ

Claims (1)

1. 【特許請求の範囲】 １、不揮発性記憶素子群と、前記不揮発性記憶素子群に
   対する電気的な書込み・消去を可能とする手段を有する
   不揮発性記憶装置において、少なくとも１単位の記憶素
   子の内容を保存しつつ、他の全素子の同時消去を可能と
   したことを特徴とする不揮発性記憶装置。 ２、前記不揮発性記憶素子群とは別個に、揮発性記憶手
   段を有し、同時消去に先立って前記不揮発性記憶素子群
   内の少なくとも１単位の記憶素子列の内容を前記揮発性
   記憶素子に転送し、保持させた後、前記不揮発性記憶素
   子群の全素子の同時消去を行ない、その後に前記揮発性
   記憶手段に保持した内容を、前記不揮発性記憶素子群の
   元の記憶素子に書き込むことにより、前記保存を行なう
   ようにしたことを特徴とする特許請求の範囲第１項記載
   の不揮発性記憶装置。 ３、前記揮発性記憶手段に転送された内容に基づいて前
   記保存を行なうか行なわないか制御するようにしたこと
   を特徴とする特許請求の範囲第１項乃至第２項記載の不
   揮発性記憶装置。 ４、前記揮発性記憶手段に転送された内容の一部に保護
   情報を有し、これに基づいて前記不揮発性記憶素子群内
   の各単位記憶素子列の消去を行なうか否かを決定し、前
   記保護情報によって選択された単位記憶素子の消去を留
   保すると共に、他の全素子の同時消去を行なうようにし
   て保存する記憶素子を選択可能にしたことを特徴とする
   特許請求の範囲第３項記載の不揮発性記憶装置。