KR100903697B1 - 비휘발성 기억장치 - Google Patents

Abstract

읽기 센스 증폭기(19)에 의하여 읽어진 동작 정보는 데이터 라인(DB)을 통하여 거쳐 휘발성 기억부에 전송된다. 휘발성 기억부는 SRAM 구성을 가지는 제1 휘발성 기억부(2l)와, 래치 회로로 구성되는 제2 휘발성 기억부(23)로 구성되어 있고, 각각 데이터 라인(DB)에 병렬로 접속되어 있다. 워드 라인(WLWP)에 선택되는 비휘발성 메모리 셀(MC)에 저장되어 있는 쓰기 방지 정보 등의 동작 상태에 따라 제공되면 좋은 동작 정보는, 어드레스 등의 동작 정보와 관련지어지는 식별 정보에 따라서, 제1 휘발성 기억부(21)에 대하여 써넣기 및 읽기를 한다. 트리밍 정보 등의 상시 참조 가능한 것이 필요한 동작 정보는 식별 정보에 따라서 제2 휘발성 기억부(23)에 써넣은 후에는 상시 출력되는 상태로 여겨진다. 동작 정보의 속성에 따른 기억 형태로 할 수 있다.

동작 정보, 초기화 동작, 비휘발성

Description

비휘발성 기억장치{NONVOLATILE STORAGE DEVICE}

본 발명은 동작 정보가 저장되어 있는 비휘발성 기억장치에 관한 것으로서, 특히, 미리 저장되어 있는 동작 정보를 초기화 동작에 따라 읽어내고, 참조 가능하게 유지하는 비휘발성 기억장치에 관한 것이다.

특허 문헌 1에 개시되어 있는 비휘발성 반도체 기억장치에서는, 도 9에 나타내는 바와 같이, 메모리 셀 어레이(110)의 초기 설정 데이터 영역(130)은 데이터 소거의 최소 단위가 되는 셀 블록으로 설정되어 있으며, 메모리의 동작 조건을 결정하기 위한 초기 설정 데이터를 써넣는 영역으로서 미리 정해져 있다.

전원을 투입하면, 파워 온 리세트 회로(270)가 동작되고, 제어 회로(210)가 이를 검출한다. 전원 안정화를 위한 일정한 대기 시간이 경과한 후, 읽어내기 모드로 설정된다. 어드레스 레지스터(220)로부터, 내부 어드레스가 순차적으로 증가(increment)되어 출력된다. 또한, 로우 디코더(140) 및 컬럼 디코더(170)에 의하여 선택된 초기 설정 데이터 영역(130)의 데이터는 센스 증폭기 회로(150)에 의하여 읽어져서 데이터 레지스터(160)에 전송 유지되고, 또한 데이터 버스를 통하여, 초기 설정 데이터 래치 회로(230, 250) 및 칩 정보 데이터 래치 회로(280)에 전송되어 유지된다.

초기 설정 데이터 래치 회로(230)는, 예를 들면 도 10에 나타내는 바와 같이, 기억에 필요한 개수의 래치 회로(LA1 내지 LAm)에 의하여 구성된다. 각 래치 회로(LA)는 래치 본체(420)와 데이터를 받기 위한 클락 인버터(410)를 가진다. 초기 설정 데이터 래치 회로(250) 및 칩 정보 데이터 래치 회로(280)도 마찬가지로 구성된다.

특허 문헌 1 : 2001-176290호 공보

그러나, 비휘발성 기억장치에서는 상기 특허 문헌 1에서 개시되어 있는, 예를 들면 리던던시 정보나 트리밍 정보와 같은 초기 설정 데이터 외에, 예를 들면 섹터나 섹터군과 같은 메모리 셀군에 대한 리라이트(rewrite) 여부를 설정하는 쓰기 방지 정보도 미리 비휘발성 기억 영역에 저장되어 있는데, 전원 투입에 따라 읽어내고, 이용 가능하게 휘발성 기억 영역에 유지될 필요가 있다.

이 때, 리던던시 정보나 트리밍 정보와 같은 초기 설정 데이터는 공장에서 출하될 때에 비휘발성 기억장치마다 설정되는 동작 정보이다. 리던던시 정보란 불량 메모리 셀의 어드레스 정보이며, 외부에서 입력되는 어드레스 정보가 리던던시 정보와 일치하는 경우에, 액세스 대상을 리던던시 메모리 셀로 전환하기 위한 정보이다. 트리밍 정보란 내부 회로의 동작 상태를 조정하기 위한 정보이다. 내부 전압 발생 회로로부터 출력되는 전압 값의 조정이나, 각종 제어 회로에 있어서의 동작 타이밍의 조정 등이 실시된다. 이들의 동작 정보는 전원 투입이나 초기화 시에, 비휘발성 메모리 셀로 구성되는 메모리 셀 어레이(110)의 초기 설정 데이터 영역(130)으로부터 읽어낸 후, 비휘발성 기억장치가 활성 상태에 있는 동안은 상시 내부 회로에 있어서 이용 가능하게 출력되어 있을 필요가 있다. 이 때문에, 초기 설정 데이터 래치 회로(230, 250) 및 칩 정보 데이터 래치 회로(280)에서는 래치 회로(LA)에 의하여 구성되는 휘발성 기억 영역에, 읽어낸 동작 정보가 유지되고, 항상 참조 가능한 상태로 된다.

이것에 대하여, 쓰기 방지 기능은 섹터 등의 하나의 그룹의 메모리 셀군마다, 리라이트의 여부가 설정되는 기능이고, 쓰기 방지 정보는 사용자에 의하여 설정 변경 가능하게 유지되는 동작 정보이다. 이 경우, 개개의 메모리 셀에 대하여 리라이트 액세스가 입력되면, 액세스 대상의 메모리 셀이 리라이트 가능한 메모리 셀군에 속하는지 여부의 정보가 필요한 경우에 읽어내면 좋고, 비휘발성 기억장치에 전원이 투입되어 활성 상태로 되어 있는 동안, 상시(常時) 참조 가능하게 구비되어 있을 필요는 없다. 리라이트 액세스의 입력에 따라, 리라이트 여부의 판단을 위하여 참조하면 충분하다.

따라서, 쓰기 방지 정보 등의 특정 조건에만 필요한 동작 정보를, 초기 설정 데이터 래치 회로(230, 250) 및 칩 정보 데이터 래치 회로(280) 등과 동일한 구성을 가지는 휘발성 기억 영역에 유지하는 것은 래치 회로(LA) 등을 구비하여 구성되는 초기 설정 데이터 래치 회로(230) 등의 회로 규모를 고려할 때 부적당하다. 즉, 내부 회로에 있어서, 항상 참조 가능하게 하기 위하여, 초기 설정 데이터 래치 회로(230) 등의 회로 구성은 전류 구동 능력을 확보한 다음에 구성되지만, 쓰기 방지 정보 등의 동작 정보는 항상 참조 가능하게 출력되어 있을 필요가 없기 때문이다. 전류 구동 능력을 확보하는 만큼, 회로가 대규모화 되는 것이 문제이다.

비휘발성 기억장치에 있어서의 대용량화가 진전되는 경우, 리라이트의 여부가 제어되는 섹터 등의 메모리 셀군이 증대되는 것을 생각할 수 있다. 이 경우, 쓰기 방지 정보도 증대된다. 증대되는 쓰기 방지 정보를 유지하여 두는 휘발성 기억 영역에 대하여는 향후 더욱 공간 절약이 요구될 것이므로, 상기 배경 기술에 의한 휘발성 기억 영역의 회로 구성에서는 점유 면적의 증대를 피하지 못하기 때문에 문제이다.

본 발명은 상기 배경 기술 중 적어도 하나의 문제점을 해소하기 위하여 이루어진 것으로서, 비휘발성 기억 영역과 휘발성 기억 영역을 구비하고, 미리 비휘발성 기억 영역에 저장되어 있는 동작 정보를, 전원 투입 시 또는 초기화 시에, 비휘발성 기억 영역으로부터 읽어내어 휘발성 기억 영역으로 유지할 때에, 동작 정보의 속성에 따라 동작 정보가 매우 적합하게 참조되는 형태로 유지하는 것이 가능한 휘발성 기억 영역을 구비하는 비휘발성 기억장치를 제공하는 것을 목적으로 한다.

상기 목적을 달성하기 위하여 이루어진 본 발명의 비휘발성 기억장치는 전원 공급중, 동작 정보를 기억하여 두는 휘발성 기억부를 구비하는 비휘발성 기억장치에 있어서, 휘발성 기억부는 기억되어 있는 동작 정보를, 동작 정보마다 관련지어 있는 식별 정보에 따라 읽어내는 제1 휘발성 기억부와, 기억되어 있는 동작 정보를, 식별 정보에 상관 없이, 항상 논리 처리 가능하게 출력하는 제2 휘발성 기억부를 구비하는 것을 특징으로 한다.

본 발명의 비휘발성 기억장치에서는 전원 공급중, 동작 정보가 기억되는 휘발성 기억부를 구비하여 구성되어 있다. 휘발성 기억부는 제1 휘발성 기억부와 제2 휘발성 기억부를 구비하고 있고, 제1 휘발성 기억부로부터는 기억되어 있는 동작 정보를, 동작 정보마다 관련지어져 있는 식별 정보에 따라 읽어낸다. 제2 휘발성 기억부에서는 기억되어 있는 동작 정보는 식별 정보에 관계 없이, 상시 논리 처리 가능하게 출력되어 있다.

이것에 의하여, 비휘발성 기억장치가 활성 상태에 있는 기간에, 동작 정보를 휘발성 기억부에 기억하는 데에 있어서, 읽어내기 특성이 다른 제1 또는 제2 휘발성 기억부 중에서, 동작 정보가 참조되는 형태에 따라 매우 적합한 휘발성 기억부를 선택하여 기억할 수 있다. 즉, 동작 상태에 따라 제공되면 좋은 동작 정보에 대하여, 동작 정보마다 관련지어 있는 식별 정보에 따라 읽어내기 동작이 실시되고, 해당하는 동작 정보가 읽어내어지는 제1 휘발성 기억부에 기억할 수 있다. 또한, 회로 동작상, 전원 공급 중에 상시 참조 가능한 것이 필요한 동작 정보에 대하여는 논리 처리 가능한 상태로 출력이 되어 있는 제2 휘발성 기억부에 기억할 수 있다.

또한, 제1 휘발성 기억부는 식별 정보에 따라 선택되는 동작 정보를 출력하는 구성이므로, 동작 정보의 논리값을 기억하여 둘 만한 전류 구동 능력을 가지고 있으면 충분하다. 논리 처리 가능한 전류 구동 능력으로 기억하여 둘 필요는 없다. 선택된 동작 정보를 읽어낼 때에 필요한 출력 회로 등의 제어 회로나 구동 회로를 공용으로 할 수 있다. 이 때문에, 제1 휘발성 기억부는 컴팩트한 회로 규모로 구성할 수 있다. 또한, 대량의 동작 정보를 기억하여 두는 경우에 좋다.

또한, 제2 휘발성 기억부는 상시 논리 처리가 가능하도록 충분한 전류 구동 능력이 확보된 다음에 동작 정보가 출력되어 있으므로, 비휘발성 기억장치에 있어서 참조하는 경우, 제2 휘발성 기억부로부터의 출력을 그대로 사용하여 내부 동작을 실시할 수 있다. 제2 휘발성 기억부로부터 동작 정보를 꺼내기 위한 특별한 선택 동작, 증폭이나 파형 정형과 같은 사전 처리는 필요하지 않으며, 고속으로 동작 정보를 제공할 수 있다.

발명의 효과

본 발명에 의하면, 미리 저장되어 있는 동작 정보를 읽어내고, 휘발성 기억부에 전송하여 유지하는 비휘발성 기억장치에 관하여 식별 정보에 따라 선택되는 컴팩트한 회로 규모로 구성된 제1 휘발성 기억부와, 상시 논리 처리가 가능하도록 충분한 전류 구동 능력이 확보된 제2 휘발성 기억부를 구비하고 있으므로, 동작 정보의 속성에 따라 매우 적합한 휘발성 기억부에 기억하는 것이 가능해진다. 또한, 전체 동작 정보를 기억하는 휘발성 기억부의 면적의 대폭적인 축소가 가능해진다.

도 1은 실시 형태의 회로 블럭도이다.

도 2는 제1 휘발성 기억부에 대한 디코드 회로(i=0 내지 7)를 나타내는 회로예이다.

도 3은 제2 휘발성 기억부에 대한 디코드 회로(i=0 내지 7)를 나타내는 회로예이다.

도 4는 프리 디코드 회로를 나타내는 회로예이다.

도 5는 식별 정보에 대응하는 어드레스 정보의 할당표이다.

도 6은 전원 투입에 따라서 비휘발성 기억부로부터 동작 정보가 전송되는 타이밍 차트이다.

도 7은 쓰기 방지되어 있는 섹터에의 프로그램 동작 시에, 쓰기 방지 정보의 읽어내기를 실시하는 타이밍 차트이다.

도 8은 쓰기 방지되어 있지 않은 섹터에의 프로그램 동작 시에, 쓰기 방지 정보의 읽어내기를 실시하는 타이밍 차트이다.

도 9는 특허 문헌 1의 회로 블럭도이다.

도 10은 특허 문헌 1의 데이터 래치 회로이다.

도 11은 본 발명을 적용한 비휘발성 기억장치이다.

**도면의 주요 부분에 대한 부호의 설명**

11 비휘발성 기억부

13 워드 드라이버

15 Y 디코더

19 읽기 센스 증폭기

21 제1 휘발성 기억부

23 제2 휘발성 기억부

B(j),/B(j) 비트 라인 쌍(제1 휘발성 기억부 내)

BF(j) 트라이 스테이트 버퍼 회로

BL(i) 비트 라인군(비휘발성 기억부 내)

C(i,j) 기억 회로

DB 데이터 라인

DBI 내부 데이터 라인

L(i,j) 래치 회로

MC 비휘발성 메모리 셀

S1(i,j), S2(i,j) 써넣기 선택 스위치

S3(i,j) 로우 레벨 보상 스위치

SA(i,j), SB(i,j) 선택 스위치 쌍

SLA(j), SLB(j) 선택 스위치

SRAM_WL(i), TRIM_WL(i), WLTR, WLWP 워드 라인

POR 파워 온 신호

PREC 프리 차지 신호

SA0 내지 SA(6) 어드레스 신호

SEL_G(j), SEL_TR, SEL_WP 선택 신호

SEL_Y(i) Y 디코드 신호 2

SEL_Y(i) Y 디코드 신호

TR(i,j) 트리밍 신호

WPP 쓰기 방지 신호(다만, i=0 내지 M-1, j=0 내지 N-1)

이하, 본 발명의 비휘발성 기억장치에 대하여 구체화한 실시 형태를 도 1 내지도 8에 기초하여 도면을 참조하여 상세하게 설명한다.

비휘발성 기억장치에서는 회로 동작을 실시할 때, 여러 가지의 동작 정보에 따라 동작 조건이 설정된다. 동작 정보는 크게 2 종류로 분류된다.

제1 동작 정보는 제품 출하 전에 벤더에 의하여 설정되는 정보이다. 비휘발성 기억장치에 소정의 동작을 실시하게 하기 위하여 필요한 정보이다. 예를 들면, 프로그램 동작, 소거 동작, 읽어내기 동작 등의 각종 동작에 있어서 사용되는 바이어스 전압 값의 조정, 각종 동작에 있어서의 동작 타이밍의 조정, 내장 발진기의 발진 주파수의 조정, 또한 불량 메모리 셀을 리던던시 구제할 때의 리던던시 어드레스 정보 등을 생각할 수 있다. 이들의 동작 정보는 출하 전의 테스트 공정에서 결정된다.

제2 동작 정보는 사용자에 의하여 사용 상황에 따라 설정되는 정보이다. 구비된 시스템의 기능에 따라 비휘발성 기억장치를 커스터마이즈(customize)하기 위하여 필요한 정보이다. 예를 들면, 비휘발성 기억장치에 있어서의 메모리 셀 어레이를 소정 영역마다 구획하고, 구획된 각각의 영역에 대하여 리라이트의 여부를 설정하는 경우, 이른바 섹터 또는 섹터군마다의 메모리 셀군에 대하여, 쓰기 방지 기능을 설정하는 경우를 생각할 수 있다. 또한, 비휘발성 기억부에 미리 저장되어 있는 동작 정보의 리라이트의 여부를 설정하는 것도 가능하다. 리라이트의 자유도를 제한하고자 하는 경우에는 소정 코드의 입력을 받은 경우에만 리라이트를 가능하게 하는 기능을 설정하는 것을 생각할 수 있다. 이들의 기능이나 소정 코드의 설정을 사용자에서 실시하는 경우이다.

비휘발성 기억장치에서는 상기 동작 정보가 전원 차단 후에도 유지되어 있는 것이 필요하다. 제1 동작 정보가 유지되지 않으면, 공장 출하 시에 설정된 회로 동작을 유지할 수 없고, 동작 성능의 저하나 동작 불능과 같은 문제를 일으킬 우려가 있기 때문이다. 또한, 제2 동작 정보가 유지되지 않으면, 비휘발성 기억장치가 탑재되어 있는 시스템에 따른 성능, 기능을 유지할 수 없을 우려가 있기 때문이다. 따라서, 벤더 또는/및 사용자에 의하여 설정된 동작 정보는 비휘발성 기억장치의 내부에 구비되어 있는 비휘발성 기억부에 저장될 필요가 있다.

비휘발성 기억부에 저장된 동작 정보는 비휘발성 기억장치의 동작 상태에 따라 적절히 참조됨으로써, 원하는 회로 동작이 실현된다.

제1 동작 정보는 전원 투입에 따라 즉시 참조되어야 할 정보이며, 이것에 의하여 비휘발성 기억장치에 있어서 원하는 동작 조건이 확정된다. 내부 전압 발생 회로, 각종 타이밍 회로 및 내장 발진기 등은 조정된 전압 값, 동작 타이밍 및 발진 주파수를 구비되도록, 전원 투입에 따라 지체 없이 각종의 회로 파라미터가 제공될 필요가 있다. 또한, 리던던시 어드레스 정보에 대하여는 입력되는 어드레스 정보에 대하여 지체 없이 리던던시 구제가 필요한지 여부가 판단되는 것이 바람직하고, 전원 투입에 따라 지체 없이 불량 메모리 셀에 대한 리던던시 어드레스 정보가 제공될 필요가 있다.

제2 동작 정보는 동작 상태에 따라 지체 없이 설정되어야 할 정보이다. 내부 동작에 따라 적절히 설정되고, 소정의 회로 동작이 실시된다.

상기 사정으로 인하여, 비휘발성 기억장치에서는 동작 정보를 유지하여 두기 위하여, 비휘발성 기억부와 휘발성 기억부의 2단 구조를 취하는 경우가 있다. 전원의 차단 후에도 동작 정보가 소실되지 않도록 비휘발성 기억부가 구비되고, 동작 정보가 저장된다. 전원 투입 기간 중에는 내부 동작에 대하여 지체 없이 동작 정보가 공급되도록, 동작 정보는 비휘발성 기억부로부터 휘발성 기억부에 전송되어 기억된다. 이 전송은 전원 투입 또는 비휘발성 기억장치를 초기화하는 리세트 동작에 따라 실시되고, 전원 투입 기간 중에는 휘발성 기억부에 기억되어 있는 동작 정보에 기초하여 각종 동작 조건이 결정된다. 또한, 전원 투입 기간 중에 비휘발성 기억부에 저장되어 있는 동작 정보의 갱신(변경)을 할 때도 비휘발성 기억장치의 외부 등으로부터 입력된 동작 정보(갱신 정보)는 휘발성 기억부의 내용이 갱신되기에 앞서, 비휘발성 기억부에 저장된다. 따라서, 전원 투입 기간 중에 동작 정보가 갱신되는 경우에도, 갱신된 휘발성 기억부의 동작 정보에 기초하여 각종의 동작 조건이 결정된다.

또한, 휘발성 기억부에 대하여는 기억되는 동작 정보의 속성에 따라, 아래와 같은 2 종류로 구성되는 것이 바람직하다. 즉, 전원 투입에 따라 즉시 참조되어, 비휘발성 기억장치에 있어서의 동작 조건을 확정하기 위하여 필요한 제1 동작 정보는 상시 참조 가능한 상태로 기억되어 있는 것이 바람직하다. 이것에 대하여, 동작 상태에 따라 설정되어 소정의 내부 동작을 할 때에 필요한 제2 동작 정보는 필요에 따라 읽어내는 것이 바람직하다.

이에, 제1 동작 정보를 기억하여 두는 휘발성 기억부를 래치 회로나 레지스터 회로 등을 사용하여 구성된 제2 휘발성 기억부에 기억한다. 래치 회로나 레지스 터 회로 등으로 구성하면, 동작 정보가 필요한 회로 블록에 근접하여 배치할 수 있는 동시에, 동작 정보를 상시 고속으로 읽어내는 것이 가능해진다. 또한, 제2 동작 정보를, 휘발성 메모리 셀이 어레이 상으로 배치되고, 어드레스 지정에 따라 데이터의 읽어내기와 써넣기가 실시되는 RAM 구성으로 된 제1 휘발성 기억부에 기억한다. 동작 상태에 따라 필요한 동작 정보를 읽어낼 수 있다.

도 1에 나타내는 실시 형태에서는, 비휘발성 기억부(11)에 저장되어 있는 동작 정보를 동작 정보에 따라서, 2 종류의 휘발성 기억부에 전송하여 기억하는 회로 구성을 나타내고 있다. 전원을 투입하면 즉시 참조되어 비휘발성 기억장치에 있어서의 동작 조건을 확정하기 위한 제1 동작 정보에 대하여는 래치 회로 등으로 구성된 제2 휘발성 기억부(23)에 기억되어 동작 상태에 따라 설정되고, 소정의 내부 동작을 하기 위한 제2 동작 정보에 대하여는 휘발성 메모리 셀이 어레이 상으로 배치되어 어드레스 지정에 따라, 읽어내기/써넣기가 실시되는 제1 휘발성 기억부(21)에 기억된다. 이 때, 어레이 상이란 후술하는 비휘발성 기억부(11)와 마찬가지로, 워드 라인 방향 및 비트 라인 방향의 각각의 방향으로 매트릭스 상으로 전개되고, 워드 라인과 비트 라인의 교점마다 배치되는 휘발성 메모리 셀을 구비한 구성으로 되어 있다. 개개의 휘발성 메모리 셀은 어드레스에 의하여 선택된다. 또한, 워드 라인 방향 또는 비트 라인 방향의 어느 하나의 방향으로 휘발성 메모리 셀이 배치되는 경우도 포함한다.

비휘발성 기억부(11)에는 로우 방향/컬럼 방향으로 매트릭스 상으로 비휘발성 메모리 셀(MC)이 배치되어 있다. 로우 방향은 워드 드라이버(13, 13)에 의하여 구동되는 워드 라인(WLTR, WLWP)마다, 선택 제어되는 복수의 비휘발성 메모리 셀(MC)이 정렬·배치되어 있다. 실시 형태에서는 워드 드라이버(13, 13)는 선택 신호(SEL_TR, SEL_WP)에 따라 제어된다. 예를 들면, 선택 신호(SEL_TR)에 의하여 워드 라인(WLTR)이 활성화되고, 워드 라인(WLTR)에 선택되는 비휘발성 메모리 셀(MC)에는 내부 회로의 동작 조건을 조정하는 트리밍 정보가 저장되어 있는 것으로 한다. 마찬가지로, 선택 신호(SEL_WP)에 의하여 워드 라인(WLWP)이 활성화되고, 워드 라인(WLWP)에 선택되는 비휘발성 메모리 셀(MC)에는 사용자가 액세스 가능한 비휘발성 메모리 셀 어레이(통상의 사용자가 구하는 기억 영역으로서의 어드레스 공간의 비휘발성 메모리 셀)에 있어서, 섹터 등으로 구성되는 메모리 셀 어레이의 소정 영역(미도시)마다, 리라이트의 여부를 설정하는 쓰기 방지 정보가 저장되어 있는 것으로 한다. 선택 신호(SEL_TR, SEL_WP)는 비휘발성 기억부(11)의 비휘발성 메모리 셀(MC)에 대하여 액세스할 때에 활성화되는 신호이다.

컬럼 방향에는 동일 컬럼의 비휘발성 메모리 셀(MC)이 비트 라인으로 접속되어 있다. 비트 라인은 N개마다 비트 라인군(BL(0) 내지 BL(M-1))으로서 액세스의 기본 단위를 구성하고 있다. 비트 라인군(BL(0) 내지 BL(M-1))은 Y 디코더(15)를 거쳐, N 비트 폭의 내부 데이터 라인 (DBI)에 접속된다. Y 디코더(15)는 비트 라인군 BL(0) 내지 BL(M-1) 마다 N 비트 폭의 내부 데이터 라인 (DBI)과의 사이에 NMOS 트랜지스터군을 구비하여 구성되어 있다. Y 디코더(15)의 NMOS 트랜지스터군은 NMOS 트랜지스터군마다 Y 디코더 신호(SEL_Y(O) 내지 SEL_Y(M-1))에 의하여 도통 제어된다. 예를 들면, 어느 한 쌍의 비트 라인군 BL(0) 내지 BL(M-1)을 내부 데이 터 라인 (DBI)에 접속한다.

내부 데이터 라인 (DBI)은 읽기 센스 증폭기(19)에 접속되어, 데이터의 읽어내기 액세스를 한다. 또한, 미도시한 바이어스 제어 회로를 통하여, 미도시한 데이터 단자로부터 입력되는 데이터의 써넣기를 한다.

바이어스 제어 회로는 미도시한 커맨드 디코더로부터 출력되는 프로그램 지시 신호 또는 소거 지시 신호(모두 미도시)에 따라, 리라이트 시의 동작 모드가 프로그램 동작이나 소거 동작의 지시가 실시되고, 해당하는 비휘발성 메모리 셀(MC)에 바이어스 인가를 하기 위한 제어 회로이다. 외부로부터 입력되는 미도시한 커맨드 신호가 커맨드 디코더에 입력되는 것에 따라, 커맨드 신호가 디코드되고, 프로그램 지시 신호, 소거 지시 신호가 출력된다. 여기서는 도시되지는 않지만, 전술한 사용자가 액세스 가능한 비휘발성 메모리 셀 어레이는 동작 정보가 저장되어 있는 비휘발성 기억부(11)와 동일한 비트 라인군(BL(i)(i=0 내지 M-1))를 포함하여 어레이 구성되어 있는 것으로 한다. 비휘발성 기억부(11)는 사용자에 의한 데이터의 리라이트 액세스나 읽어내기 액세스에 대하여는 어드레스를 할당하고 있지 않다.

프로그램 동작에서는 입력되는 어드레스 신호에 대하여 프로그램 동작을 하여야 할 비트 위치가 확정되고, 대응하는 내부 데이터 라인 (DBI)에 대하여 바이어스 인가를 한다. 소거 동작에서는 입력되는 어드레스 신호에 대응하는 섹터 등에 대하여 일괄 소거를 실시한다. 예를 들면, N 비트 폭의 내부 데이터 라인 (DBI)에 대하여 공통으로 바이어스 인가가 실시된다. 이 때, 쓰기 방지 기능을 가지는 경우 에는, 후술하는 바와 같이, 프로그램 동작이나 소거 동작에 의한 바이어스 인가에 앞서, 입력된 어드레스 신호가 지시하는 영역의 써넣기 여부가 판단된다.

읽기 센스 증폭기(19)에 의하여 읽어낸 동작 정보의 데이터는 데이터 라인 (DB)을 통하여 휘발성 기억부에 전송된다. 휘발성 기억부는 상기 어레이 구성을 가지는 제1 휘발성 기억부(21)와 래치 회로로 구성되는 제2 휘발성 기억부(23)로 구성되어 있고, 각각 데이터 라인 (DB)에 대하여 병렬로 접속되어 있다. 제1 휘발성 기억부(21)에는 워드 라인(WLWP)에 선택되는 비휘발성 메모리 셀(MC)에 저장되어 있는 제2 동작 정보인 쓰기 방지 정보가 전송되고, 제2 휘발성 기억부(23)에는 워드 라인(WLTR)에 선택되는 비휘발성 메모리 셀(MC)에 저장되어 있는 제1 동작 정보인 트리밍 정보가 전송된다.

상기 어레이 구성을 가지는 제1 휘발성 기억부(21)는 M개의 워드 라인(SRAM_WL(i))(i=0 내지 M-1)과, N개의 데이터 라인 (DB)의 각각에 대응하여, N쌍의 비트 라인쌍(B(j), /B(j))(j=0 내지 N-1)를 구비하여 구성되어 있다.

워드 라인 SRAM_WL(i)과 비트 라인 쌍(B(j), /B(j))와의 각각의 교점에는 휘발성 메모리 셀이 배치되어 있다. 휘발성 메모리 셀은 비트 데이터를 기억하는 래치 회로 구성의 기억 회로(C(i,j)(i=0 내지 M-1, j=0 내지 N-1))와, 기억 회로 C(i,j)와 비트 라인쌍(B(j), /B(j))의 사이에 구비되고, 워드 라인(SRAM_WL(i))에 의하여 도통 제어되는 선택 스위치 쌍(SA(i,j), SB(i,j)(i=0 내지 M-1, j=0 내지 N-1))를 구비하여 구성되어 있다.

데이터 라인 (DB)은 한 쌍의 선택 스위치(SLA(j), SLB(j)(j=0 내지 N-1))를 통하여, 비트 라인(B(j))에 대하여는 그대로, 비트 라인/B(j)에 대하여는 인버터 게이트에 의하여 반전되어 접속된다. 선택 스위치 SLA(j), SLB(j)는 선택 신호(SEL_WP)에 의하여 도통된다. 비휘발성 기억부(11)에 있어서, 선택 신호(SEL_WP)에 따라서, 워드 라인(WLWP)에 접속되어 있는 비휘발성 메모리 셀(MC)로부터 쓰기 방지 정보가 비트 라인군(BL(i)(i=0 내지 M-1))에 읽어낸다. 이 상태에서 어느 하나의 Y 디코드 신호 (SEL_Y(i)(i=0 내지 M-1))가 활성화되고, 어느 하나의 비트 라인군(BL(i))에 읽어낸 쓰기 방지 정보가 내부 데이터 라인(DBI)과 읽기 센스 증폭기(19)를 거쳐 데이터 라인 (DB)에 읽어내어진다. 제1 휘발성 기억부(21)에서는 선택 신호(SEL_WP)에 의하여 선택 스위치(SLA(j), SLB(j))가 도통하므로, 어느 하나의 Y 디코드 신호 (SEL_Y(i))에 의하여 선택되는, 어느 하나의 비트 라인군(BL(i))이 선택되고, 대응하는 비휘발성 메모리 셀(MC)에 저장되어 있는 쓰기 방지 정보가 제1 휘발성 기억부(21)로 전송된다.

후술하는 디코드 회로(도 2)에 의하여, 어드레스 디코드 신호(SEL_S(i))는 워드 라인(SRAM_WL(i))에 대응한다. 어느 하나의 어드레스 디코드 신호(SEL_S(i))에 대하여, 대응하는 어느 하나의 워드 라인(SRAM_WL(i))이 활성화되고, 비트 라인쌍(B(j),/BG))에 전송된 쓰기 방지 정보가 대응하는 휘발성의 기억 회로 C(i,j)(j=0 내지 N-1)에 써넣어져 기억된다.

제1 휘발성 기억부(21)에 기억되어 있는 쓰기 방지 정보는 외부 액세스에 의하여 액세스 대상이 된 전술한 사용자가 액세스 가능한 비휘발성 메모리 셀 어레이에 대한 어드레스 신호가 입력될 때에 읽혀진다. 액세스 대상의 비휘발성 메모리 셀에 대한 어드레스 신호 중, 동일한 비휘발성 메모리 셀이 속하는 섹터 등을 나타내는 어드레스 부분이, 후술하는 도 2의 디코드 회로에 의하여 디코드된다. 디코드에 의하여, 어느 하나의 워드 라인(SRAM_WL(i))이 선택되고, 또한 선택 신호 SEL_G(j)가 선택된다. 워드 라인 SRAM_WL(i)의 선택에 의하여, 각 비트 라인 쌍(B(j), /B(j))의 각각에 정보를 읽어낸 후, 선택 신호 SEL_G(j)가 선택되고, 어느 하나의 비트 라인쌍이 선택되어, 해당하는 쓰기 방지 정보를 읽어낸다. 읽어낸 쓰기 방지 정보는 와이어드 오어 구성에 의하여 논리합된 다음에, 쓰기 방지 신호(WPP)로서 출력된다.

구체적으로는 각 비트 라인/B(j)은 트라이 스테이트 버퍼 회로(BF(j)(j=0 내지 N-1))에 입력되어 있고, 선택 신호(SEL_G(j))의 활성화에 따라, 비트 라인/B(j)에 읽어내어진 정보가 반전되어 출력된다.

또한, 전원 전압(VCC)과 각 비트 라인(B(j),/B(j))과의 사이에, 각각 구비되어 있는 NMOS 트랜지스터는 프리차지 신호(PREC)로 도통 제어된다. 프리차지 회로는 프리차지 신호(PREC)에 따라 비트 라인 쌍을 쇼트하는 동시에, 전원 전압(VCC) 근방에서 접속된다. 또한, 이 프리 차지 방식에 한정되지 않고, 데이터 라인 (DB)의 프리차지 전압에 맞추는 것도 가능하다.

제1 휘발성 기억부(21)는 전술한 어레이 구성을 가지고 있고, 비휘발성 기억장치에 대한 리라이트 액세스 시에 입력되는 액세스 대상의 비휘발성 메모리 셀을 나타내는 어드레스 신호에 따라, 워드 라인(SRAM_WL(i)) 및 선택 신호(SEL_G(j))가 선택되고 대응하는 어드레스를 포함한 섹터 등에 대한 쓰기 방지 정보가 쓰기 방지 신호(WPP)로서 읽어내어진다. 읽어낸 쓰기 방지 신호(WPP)에 따라, 리라이트 액세스의 여부가 판단된다.

래치 회로 구성을 가지는 제2 휘발성 기억부(23)는 M개의 워드 라인(TRIM_WL(i))(i=0 내지 M-1)와, N개의 데이터 라인 (DB)의 각각에 대응하여, 래치 회로 (L(i,j)(i=0 내지 M-1, j=0 내지 N-1))를 구비하여 구성되어 있다.

또한, 래치 회로(L(i,j)) 중에서, 0 내지 M-1의 각각의 i값을 가지는 래치 회로는 각각 N개로 구성되어 있지만, 각각 0 내지 M-1의 각각 i값을 가지는 워드 라인(TRIM_WL(i))에 접속되어 있는 써넣기 선택 스위치(S1(i,j))를 통하여, N개의 데이터 라인 (DB)에 접속되어 있다.

래치 회로(L(i,j))를 통하여 써넣기 선택 스위치(S1(i,j))와는 반대측의 반전 노드는 인버터 게이트를 통하여 반전되어 트리밍 신호 TR(i,j)(i=0 내지 M-1, j=0 내지 N-1)가 출력되어 있다. 또한, 써넣기 선택 스위치(S1(i,j))와 동일한 워드 라인(TRIM_WL(i))에 접속되어 있는 써넣기 선택 스위치(S2(i,j)) 및 대응하는 데이터 라인 (DB)에 접속 제어되는 로우 레벨 보상 스위치(S3(i,j))가 직렬로 접속되어, 접지 전위에 접속되어 있다. 또한, 파워 온 신호에 의한 제1 동작 정보의 읽어내기 동작이 불안정하게 되지 않도록, 전원 기동 시에 상기 래치 회로(L(i,j))의 반전 방향을 안정시킬 필요가 있다. 그 방법으로서 상기 래치 회로(L(i,j))의 입력측 또는 출력측의 어느 한쪽에 리셋 소자를 추가하여도 좋고, 래치 회로의 비율(ratio)을 안정 방향으로 조정하여도 좋다.

후술하는 디코드 회로(도 3)에 의하여, Y 디코드 신호(SEL_Y(I))에 따라, 대 응하는 워드 라인(TRIM_WL(i))이 활성화된다. 어느 하나의 Y 디코드 신호(SEL_Y(I))에 대하여 데이터 라인 (DB)에 읽어낸 트리밍 정보는 대응하여 활성화되는 워드 라인(TRIM_WL(i))에 의하여 도통되는 써넣기 선택 스위치(S1(i,j))를 통하여 래치 회로(L(i,j))에 써넣어져 기억된다.

이 때, 동시에 써넣기 선택 스위치(S2(i,j))도 도통 상태로 된다. 하이 레벨의 트리밍 정보가 NMOS 트랜지스터로 구성되어 있는 써넣기 선택 스위치(S1(i,j))를 통하여 입력되면, NMOS 트랜지스터의 동작 특성에 의하여, 래치 회로(L(i,j))에 입력되는 전압 값이 문턱값 전압에 상당하는 전압 값의 강하를 일으킨다. 이 전압 강하를 보상하고, 래치 회로(L(i,j))에 있어서의 래치를 가속하기 위하여, 써넣기 선택 스위치(S2(i,j))와 로우 레벨 보상 스위치(S3(i,j))가 직렬로 접속되어 있다. 하이 레벨의 트리밍 정보에 대하여 로우 레벨 보상 스위치(S3(i,j))가 도통하고, 워드 라인(TRIM_WL(i))에 의하여 도통 상태로 되어 있는 써넣기 선택 스위치(S2(i,j))와 함께, 래치 회로(L(i,j))의 반전 노드는 로우 레벨로 될 수 있으며, 써넣기 선택 스위치(S1(i,j))를 통하여 하이 레벨로 되는 상기 노드와 함께, 래치 동작이 가속될 수 있다.

또한, 써넣기 선택 스위치(S1(i,j))를, PMOS 트랜지스터와 NMOS 트랜지스터의 병렬 접속 구성인, 이른바 트랜스퍼 게이트 구성으로 하면, 써넣기 선택 스위치(S2(i,j)) 및 로우 레벨 보상 스위치(S3(i,j))는 불필요하다.

제2 휘발성 기억부(23)의 각 래치 회로(L(i,j))에 써넣어진 트리밍 정보는 인버터 게이트를 통하여, 상시 트리밍 정보(TR(i,j))가 출력된 상태로 기억된다. 래치 회로(L(i,j)), 또는/및 그 후단의 인버터 게이트가 충분한 전류 구동 능력을 구비함으로써, 비휘발성 기억 장치의 내부 회로에 있어서, 항상 트리밍 정보를 이용 가능하게 할 수 있다.

이 때, 도 1 중 i(=0 내지 M-1)는 비트 라인군(BL(i))의 수를 나타낸다. 예를 들면, 8군(M=8)으로서 구성할 수 있다. 또한, j(=0 내지 N-1)는 비트 라인군을 구성하는 비트 라인의 비트 폭이고, 내부 데이터 라인 (DBI) 및 데이터 라인 (DB)의 비트 폭이다. 예를 들면, 16 비트 폭(N=16)으로서 구성할 수 있다.

도 2 내지 도 4는 디코더 회로의 구체적인 예이다. M=8의 경우를 나타내고 있다. 도 1에 있어서의 워드 라인(SRAM_WL(I), TRIM_WL(I)(I=0 내지 7))을 출력하는 회로이다. 제1 휘발성 기억부(21)에 대하여, 쓰기 방지 정보를 써넣기 또는/및 읽어내기 할 때에, 활성화되는 워드 라인(SRAM_WL(I))은 도 2의 디코드 회로로 출력된다. 제2 휘발성 기억부(23)에 대하여, 트리밍 정보를 써넣을 때에 활성화되는 워드 라인(TRIM_WL(I))은 도 3의 디코드 회로에서 출력된다.

도 2의 디코드 회로는 3개의 낸드 게이트 회로(N110 내지 N130)를 구비하고 있고, 각각에는 하이 레벨에서 프리차지 상태를 나타내는 프리차지 신호(PREC)의 반전 신호 및 어드레스 디코드 신호(SEL_S(I))가 입력된다. 또한, 낸드 게이트 회로(N110, N130)에는 선택 신호(SEL_WP)가 입력되고, 낸드 게이트 회로(N120)에는 선택 신호(SEL_WP)의 반전 신호가 입력된다. 아울러, 낸드 게이트 회로(N110)에는 파워 온 시에 하이 레벨이 되는 파워 온 신호(POR)가 입력된다. 또한, 낸드 게이트 회로(N130)에는 비휘발성 기억부(11)의 비휘발성 메모리 셀(MC)에의 리라이트 시에 실시되는 검증 동작을 나타내는 검증 신호(VERIFY)와, 검증 동작에 의하여 리라이트의 기대값과 저장되어 있는 정보가 일치하는 경우에 출력되는 일치 신호(MATCH)가 낸드 게이트(N140)에 입력된 후에, 인버터 게이트에 의하여 반전된 논리적 신호가 입력된다. 낸드 게이트 회로(N110 내지 N130)의 출력 신호는 낸드 게이트 회로(N150)에 입력된다.

각 낸드 게이트 회로(N110 내지 N130)는 입력되는 모든 신호가 하이 레벨일 때에, 로우 레벨의 출력 신호가 출력된다. 낸드 게이트 회로(N110 내지 N130) 중 적어도 하나의 출력 신호가 로우 레벨인 경우에, 낸드 게이트 회로(N150)로부터 하이 레벨의 신호가 워드 라인(SRAM_WL(I))에 전달된다.

낸드 게이트 회로(N110 내지 N130)의 적어도 어느 하나가 활성화되고, 로우 레벨 신호가 출력되기 위하여는 각 낸드 게이트 회로(N110 내지 N130)에 입력되어 있는 프리차지 신호(PREC)의 반전 신호가 하이 레벨인, 즉 프리차지 신호(PREC)가 로우 레벨인 것이 필요하다. 상기 동작은 비 프리차지 상태에서 수행된다.

낸드 게이트 회로(N110)에서는 전원 전압이 투입되어 파워 온 신호(POR)가 하이 레벨이 될 때, 후술(도 4)하는 프리 디코드 회로에 의하여 출력되는 어드레스 디코드 신호(SEL_S(I))와 쓰기 방지 정보를 지정하는 선택 신호(SEL_WP)가 모두 하이 레벨인 경우에, 로우 레벨의 출력 신호가 활성화되어 출력된다. 이것에 의하여, 낸드 게이트 회로(N150)를 통하여 워드 라인(SRAM_WL(I))이 하이 레벨로 활성화된다.

이것에 의하여, 제1 휘발성 기억부(21)에 있어서, 선택 신호(SEL_WP)에 따라 서 선택 스위치(SLA(j), SLB(j))가 도통하는 동시에, 어드레스 디코드 신호(SEL_S(I))에 대응하여 워드 라인(SRAM_WL(I))이 하이 레벨로 활성화되고, 대응하는 선택 스위치 쌍(SA(I,j), SB(I,j)(I=0 내지 7))을 통하여, 기억 회로(C(I,j)(I=0 내지 7))에 쓰기 방지 정보가 써넣어진다.

낸드 게이트 회로(N110)는 전원 투입 시에 미리 저장되어 있는 비휘발성 기억부(11)로부터 쓰기 방지 정보를 읽어내고, 제1 휘발성 기억부(21)의 대응하는 기억 회로에 써넣을 때에 동작한다.

낸드 게이트 회로(N120)에서는 선택 신호(SEL_WP)가 로우 레벨인 상태에서 어드레스 디코드 신호 SEL_S(I)가 하이 레벨인 경우에, 활성화되어 로우 레벨의 출력 신호가 출력된다. 이것에 의하여, 낸드 게이트 회로(N150)를 통하여 워드 라인 SRAM_WL(I)이 하이 레벨로 활성화된다.

이것에 의하여, 제1 휘발성 기억부(21)에 있어서, 선택 신호(SEL_WP)가 로우 레벨을 유지하고, 선택 스위치 SLA(j), SLB(j)는 비도통으로 유지된다. 즉, 비휘발성 기억부(11)로부터 제1 휘발성 기억부(21)에의 쓰기 방지 정보의 전송은 이루어지지 않는다. 한편, 어드레스 디코드 신호 SEL_S(I)에 대응하여 워드 라인 SRAM_WL(I)이 하이 레벨로 활성화되고, 대응하는 선택 스위치 쌍 SA(I,j), SB(I,j)(I=0 내지 7)을 통하여, 기억 회로 C(I,j) (I=0 내지 7)에 기억되어 있는 쓰기 방지 정보가 비트 라인 쌍 B(j),/B(j)에 읽어내진다. 이 경우, 후술하는 도 5에서, 비트 라인군 BL(J)(J=0 내지 15)이 16 비트의 비트 폭을 가지는 것으로 하여 예시하는 바와 같이, 어드레스 신호 SA0 내지 SA(3)에 의하여 디코드되는 선택 신호 SEL-G(J)에 따라, 비트 라인 쌍 B(j),/B(j) 중에서, 어느 한 쌍이 선택되어 출력된다. 와이어드 오어에 의하여 쓰기 방지 신호(WPP)가 출력된다. 이 때, 도 5에 나타내는 어드레스 신호 SA(0) 내지 SA(3)는 어드레스 신호 SA(4) 내지 SA(6)와 함께, 리라이트 억세스시에 외부로부터 입력되는 리라이트 대상인 비휘발성 메모리 셀에 관하여, 쓰기 방지 기능이 설정되는 영역의 어드레스이다.

낸드 게이트 회로 N120는 전원 투입 후에, 비휘발성 기억장치가 활성 상태에 있는 기간에, 외부로부터 전술한 사용자가 억세스 가능한 비휘발성 메모리 셀 어레이에의 리라이트 억세스에 따라, 리라이트 대상인 비휘발성 메모리 셀이 쓰기 방지 되어 있는 영역에 있는 메모리 셀인지 아닌지를 판단하기 위하여, 제1 휘발성 기억부(21)에 기억되어 있는 쓰기 방지 정보를 읽어낼 때에 동작한다.

낸드 게이트 회로 N130에서는 비휘발성 기억장치의 활성 상태의 기간 중에, 비휘발성 기억부(11)에 저장되어 있는 쓰기 방지 정보가 변경될 때에 동작한다. 비휘발성 기억부(11)에 저장되어 있는 정보의 변경에 있어서는, 선택 신호(SEL_WP)를 하이 레벨로 하고, 비휘발성 메모리 셀(MC)을 선택하는 동시에, 검증 신호 (VERIFY)가 하이 레벨이 되어 리라이트 동작에 따라 검증 동작을 실시한다. 리라이트 대상의 비휘발성 메모리 셀(MC)에 저장되어 있는 정보를 읽어내고, 리라이트하여야 할 기대값과의 비교를 하고, 리라이트가 완료되었는 지 아닌 지 판단한다. 리라이트가 완료되었다고 판단되면, 그에 따라 하이 레벨의 일치 신호(MATCH)가 출력된다. 낸드 게이트 N140에서는 하이 레벨의 검증 신호(VERIFY)와 하이 레벨의 일치 신호(MATCH)에 추가하여, 선택되어 있는 어드레스 디코드 신호(SEL_S(I))에 의하여, 출력 신호가 활성화되어 로우 레벨이 출력된다. 이것에 의하여, 낸드 게이트 회로 N150를 통하여 워드 라인 SRAM_WL(I)이 하이 레벨로 활성화 된다.

이것에 의하여, 제1 휘발성 기억부(21)에 있어서, 선택 신호(SEL_WP)에 따라 선택 스위치 SLA(j), SLB(j)가 도통하는 동시에, 어드레스 디코드 신호 SEL_S (I)에 대응하여 워드 라인 SRAM_WL(I)이 하이 레벨로 활성화되고, 대응하는 선택 스위치 쌍 SA(I,j), SB(I,j)(I=0 내지 7)을 통하여, 기억 회로 C(i,j) (I=0 내지 7)에 쓰기 방지 정보가 써넣어진다.

낸드 게이트 회로 N130는 전원 투입 후의 비휘발성 기억장치가 활성 상태에 있는 경우에, 비휘발성 기억부(11)에의 쓰기 방지 정보의 변경에 따라, 변경된 쓰기 방지 정보를 읽어내고, 제1 휘발성 기억부(21)에도 전송하고, 비휘발성 기억부(11)의 내용과 제1 휘발성 기억부(21)의 내용을 정합하기 위하여 동작한다.

도 2의 디코드 회로에서는 낸드 게이트 회로 N110 및 N130는 비휘발성 기억부(11)으로부터 읽어내는 쓰기 방지 정보를, 제1 휘발성 기억부(21)에 써넣을 때의 써넣어 지는 부분을 디코드하는 기능을 가지는 구성이며, 낸드 게이트 회로 N120는 비휘발성 기억장치 (전술한 사용자가 억세스 가능한 비휘발성 메모리 셀 어레이)에 리라이트 억세스할 때, 입력된 어드레스에 따른 쓰기 방지 정보를 읽어내기 위한 디코드 기능을 가지는 구성이다.

도 3의 디코드 회로는 2개의 낸드 게이트 회로 N100 내지 N102를 구비하고 있고, 각각에는 하이 레벨에서 선택 상태가 되는 선택 신호 SEL_TR 및 Y 디코드 신호 SEL_Y(I)가 입력된다. 또한, 낸드 게이트 회로 N100에는 파워 온 신호(POR)가 입력되고, 낸드 게이트 회로 N102에는 검증 신호(VERIFY)와 일치 신호(MATCH)가 낸드 게이트 N101에 입력된 후에 인버터 게이트에 의하여 반전된 논리적 신호가 입력된다. 낸드 게이트 회로 N100 및 N102의 출력 신호는 낸드 게이트 회로 N103에 입력된다.

각 낸드 게이트 회로 N100 및 N102는 입력되는 모든 신호가 하이 레벨일 때에, 로우 레벨의 출력 신호가 출력된다. 낸드 게이트 회로 N100 및 N102 중 적어도 하나의 출력 신호가 로우 레벨인 경우에, 낸드 게이트 회로 N103으로부터 하이 레벨의 신호가 출력되고, 워드 라인 TRIM_WL(I)이 활성화된다.

낸드 게이트 회로 N100에서는 전원 전압이 투입되어 파워 온 신호(POR)가 하이 레벨이 될 때, 후술(도 4)하는 프리디코드 회로에 의하여 출력되는 Y 디코드 신호 SEL_Y(I)와 트리밍 정보를 지정하는 선택 신호 SEL_TR가 모두 하이 레벨인 경우에, 활성화되어 로우 레벨의 출력 신호가 출력된다. 이것에 의하여, 낸드 게이트 회로 N103를 통하여 워드 라인 TRIM_WL(I)이 하이 레벨로 활성화된다.

이에 의하여, 제2 휘발성 기억부(23)에 있어서, Y 디코드 신호 SEL_Y(I)에 대응하여 워드 라인 TRIM_WL(I)이 하이 레벨로 활성화되고, 대응하는 써넣기 선택 스위치 S1(I,j)(I=0 내지 7)를 통하여, 래치 회로 L(I,j)(I=0 내지 7)에 트리밍 정보가 써넣어진다.

낸드 게이트 회로 N100는 전원 투입시에, 미리 저장되어 있는 비휘발성 기억부(11)로부터 트리밍 정보를 읽어내고, 제2 휘발성 기억부(23)의 대응하는 래치 회로에 써넣을 때에 동작한다.

낸드 게이트 회로 N102에서는 비휘발성 기억장치의 활성 상태의 기간 중에, 비휘발성 기억부(11)에 저장되어 있는 트리밍 정보가 변경될 때에 동작한다. 비휘발성 기억부(11)에 저장되어 있는 정보의 변경에 있어서는 저장된 정보와 기대값이 일치할 때까지 써넣기 동작과 검증 동작이 반복된다. 선택 신호(SEL_TR)를 하이 레벨로 하고, 비휘발성 메모리 셀(MC)을 선택하는 동시에, 낸드 게이트 N101에서는 하이 레벨의 검증 신호(VERIFY)와 하이 레벨의 일치 신호(MATCH)에 추가하여, 선택되어 있는 Y 디코드 신호(SEL_Y(I))에 의하여, 출력 신호가 활성화되어 로우 레벨이 출력된다. 이것에 의하여, 낸드 게이트 회로 N103를 통하여 워드 라인 (TRIM_WL(I))이 하이 레벨로 활성화된다.

이것에 의하여, 제2 휘발성 기억부(23)에 있어서, Y 디코드 신호 SEL_Y(I)에 대응하여 워드 라인 TRIM_WL(I)이 하이 레벨로 활성화되고, 대응하는 써넣기 선택 스위치 S1(I,j) (I=0 내지 7)를 통하여, 래치 회로L(I,j) (I=0 내지 7)에 트리밍 정보가 써넣어진다.

낸드 게이트 회로 N102는 전원 투입 후의 비휘발성 기억장치가 활성 상태에 있는 경우, 비휘발성 기억부(11)에의 트리밍 정보의 변경에 따라, 변경된 트리밍 정보를 읽어내고, 제2 휘발성 기억부(23)에도 전송하고, 비휘발성 기억부(11)의 내용과 제2 휘발성 기억부(23)의 내용과의 정합을 취하기 위하여 동작한다. 또한, 비휘발성 기억부(11)에의 트리밍 정보의 변경은 벤더가 특수한 시험 공정에서 사용한다.

도 3의 디코드 회로에서는 낸드 게이트 회로 N100 및 N102는 모두, 비휘발성 기억부(11)로부터 읽어내는 트리밍 정보를, 제2 휘발성 기억부(23)에 써넣을 때의 써넣어지는 부분을 디코드하는 기능을 가지는 구성이다. 도 3의 디코드 회로에서는 도 2의 디코드 회로의 낸드 게이트 회로 N120에 대응하는 구성은 구비하지 않았다. 제2 휘발성 기억부(23)는, 비휘발성 기억부(11)로부터 트리밍 정보가 써넣어지면, 트리밍 정보가 래치 회로 L(I,j)로부터 인버터 게이트를 통하여 상시 출력되는 구성인데, 읽어내기 시에 트리밍 정보를 개별적으로 선택하여 읽어내는 등의 제어는 불필요하기 때문이다.

도 4는 Y 디코드 신호 SEL_Y(I) 및 어드레스 디코드 신호 SEL_S(I)를 출력하기 위한 프리 디코드 회로예이다. 도 5에 나타내는 어드레스 할당에 따라, 3 비트의 어드레스 신호 SA(4) 내지 SA(6)의 각 논리 조합이 입력되는 낸드 게이트 회로 N200에 의하여, 어드레스 신호 SA(4) 내지 SA(6)이 디코드되어 로우 레벨 신호가 출력된다. 노아 게이트 N202에는 선택 신호 SEL_WP 및 SEL_TR이 입력되고, 어느 하나의 선택 신호가 하이 레벨인 경우에 로우 레벨 신호가 출력된다. 낸드 게이트 회로 N200의 출력 신호와 노아 게이트 회로 N202의 출력 신호는 노아 게이트 회로 N204에 입력된다. 노아 게이트 회로 N204로부터는 디코드되었을 경우에 하이 레벨 신호로서 Y 디코드 신호 SEL_Y(I)가 출력된다. 낸드 게이트 회로 N200의 출력은 인버터 회로 N205에도 입력되고, 어드레스 디코드 신호 SEL_S(I)를 출력한다. 출력된 Y 디코드 신호 SEL_Y(I)와 어드레스 디코드 신호 SEL_S(I)는 도 2, 도 3의 디코드 회로로 처리된다.

도 5에는 어드레스의 할당표를 나타낸다. 쓰기 방지 정보나 트리밍 정보를 비휘발성 기억부(11) 및 제1/제2 휘발성 기억부(21/23)에 저장하고, 또한 제1 휘발성 기억부(21)로부터 읽어낼 때의 식별 정보를 제공하는 것이다. 쓰기 방지 정보에 대하여는 리라이트 대상인 비휘발성 메모리 셀에 대한 어드레스 정보 중에서, 섹터 등의 쓰기 방지 기능이 설정되는 기본 영역을 나타내는 어드레스 신호 SA(0) 내지 SA(6)가 식별 정보가 된다. 트리밍 정보에 관하여는 비휘발성 기억부(11)에 저장될 때의 비휘발성 메모리 셀(MC)의 어드레스 정보가 식별 정보가 된다.

도 5는 N=16으로서 16 비트 폭의 비트 라인군 BL(I)이 8조로 구성되는 경우 (M=8)의 예이다. 16×8=128으로 식별되는 식별 정보 0 내지 127은 어드레스 신호 SA(4) 내지 SA(6)의 3 비트 어드레스 신호에 의하여 식별된다. 이 식별에 의하여, 비트 라인군 BL(I)이 구별된다. 비휘발성 기억부(11)로부터의 전송은 16 비트 폭의 데이터 라인(DB)에 의하여, 비트 라인군(I)마다 행하여진다. 따라서, 도 4에 도시된 바와 같이, 어드레스 신호 SA(4) 내지 SA(6)을 디코드하여 얻는 Y 디코드 신호 SEL_Y(I) 및 어드레스 디코드 신호 SEL_S(I)는, 비휘발성 기억부(11)로부터 읽어낸 쓰기 방지 정보/트리밍 정보를 제1/제2 휘발성 기억부(21/23)에 써넣기 위하여 사용될 수 있다.

또한, 어드레스 신호 SA(0) 내지 SA(3)의 4 비트 어드레스 신호에 의하여, 16 비트 폭의 비트 라인군 BL(I) 중의 개개의 비트가 식별된다. 이러한 신호들은 개별 비트 정보가 필요하게 될 때에 필요하다. 외부로부터 전술한 사용자의 억세스 가능한 비휘발성 메모리 셀 어레이의 리라이트 억세스에 따라, 제1 휘발성 기억부(21)로부터 개별적인 쓰기 방지 정보를 읽어내는 경우, 어드레스 신호 SA(4) 내지 SA(6)을 디코드하는 것에 추가하여, 어드레스 신호 SA(0) 내지 SA(3)을 디코드할 필요가 있다. 어드레스 디코드 신호 SEL_S(I)에 추가하여, 선택 신호 SEL_G(J)에 의하여 디코드되어 쓰기 방지 정보가 읽어내진다.

도 6은 전원 투입에 따라, 비휘발성 기억부(11)로부터, 트리밍 정보 및 쓰기 방지 정보를 읽어내고, 대응하는 제2 휘발성 기억부(23), 제1 휘발성 기억부(21)에 써넣을 때의 타이밍 차트이다. 파워 온 신호(POR)는 비휘발성 기억장치에 전원이 투입되어 기동됨에 따라, 비휘발성 기억부(11)에 저장되어 있는 트리밍 정보나 쓰기 방지 정보 등의 동작 정보를, 제2 휘발성 기억부(23), 제1 휘발성 기억부(21)에 저장할 때에 하이 레벨이 된다. 전원이 투입되면, 먼저 선택 신호 SEL_TR가 하이 레벨이 되고, 선택 신호 SEL_TR에 접속되어 있는 비휘발성 메모리 셀(MC)로부터 비트 라인에 트리밍 정보가 읽어내진다. 그 후, Y 디코드 신호 SEL_Y (I)(I=0 내지 7)가 차례차례 선택되고, 대응하는 비트 라인군 BL(I)에 읽어내지는 트리밍 정보를 내부 데이터 라인 DBI에 읽어내고, 센스 증폭기(19)에서 증폭되며, 데이터 라인 DB에 읽어내진다. 이 때, Y 디코드 신호 SEL_Y(I)에 따라 워드 라인 TRIM_WL(I)이 차례로 하이 레벨이 되어 선택되므로, 제2 휘발성 기억부(23)에 있어서 대응하는 래치 회로 L(I,j)에 트리밍 정보가 써넣어진다.

Y 디코드 신호 SEL_Y(I)의 선택이 종료되고, 트리밍 정보가 제2 휘발성 기억부(23)에 써넣어지면, 선택 신호 SEL_TR가 로우 레벨이 되고, 선택 신호 SEL_WP가 하이 레벨이 된다. 마찬가지로, 비휘발성 메모리 셀(MC)로부터 비트 라인에 쓰기 방지 정보가 읽어내진다. Y 디코드 신호 SEL_Y(I)(I=0 내지 7)가 차례차례 선택되고, 대응하는 비트 라인군 BL(I)에 읽어내진 쓰기 방지 정보가, 내부 데이터 라인 (DBI)으로부터 센스 증폭기(19)를 거쳐, 데이터 라인 DB에 읽어내진다. 어드레스 디코드 신호 SEL_S(I)에 따라 워드 라인 SRAM_WL(I)이 차례로 하이 레벨이 되어 선택되므로, 제1 휘발성 기억부(21)에 있어서 대응하는 기억 회로 C (I,j)에 쓰기 방지 정보가 써넣어진다.

도 7 및 도 8은 외부로부터 전술한 사용자가 억세스 가능한 비휘발성 메모리 셀 어레이에의 리라이트 억세스 동작 중에서, 프로그램 커맨드가 입력되었을 때의 쓰기 방지 정보의 확인을 실시하는 타이밍 차트이다. 도 7에서는 읽어낸 쓰기 방지 정보가 프로텍트 상태를 나타내는 경우이며, 도 8은 비프로텍트 상태인 경우이다.

프로그램 커맨드의 입력과 함께, 프로그램 대상이 되는 비휘발성 메모리 셀의 어드레스가 입력된다. 프리 챠지 신호(PREC)가 하이 레벨이 되어 프리챠지 동작을 한 후, 입력된 어드레스 중에서, 쓰기 방지 기능이 설정되는 섹터 등의 메모리 셀 영역을 나타내는 어드레스 신호 SA(0) 내지 SA(6)에 대하여 디코드를 한다. 이에 의하여, 어드레스 디코드 신호 SEL_S(I) 및 선택 신호 SEL_G(J)가 선택된다. 선택된 어드레스 디코드 신호 SEL_S(I) 및 선택 신호 SEL_G(J)에 따라서, 제1 휘발성 기억부(21)로부터 쓰기 방지 정보가 읽어내지고, 쓰기 방지 신호(WPP)가 출력된다.

출력된 쓰기 방지 신호(WPP)가 하이 레벨이고, 프로텍트 상태를 나타내면 (도 7의 경우), 프로그램 동작은 실시되지 않는다. 출력된 쓰기 방지 신호(WPP)가 로우 레벨이며, 비프로텍트 상태를 나타내면 (도 8의 경우), 프로그램 동작을 한다.

이상의 설명으로부터 알 수 있는 바와 같이, 본 실시 형태에 의하면 비휘발성 기억장치가 활성 상태에 있는 기간에, 휘발성 기억부에 기억함에 있어서, 읽기 특성이 다른 제1 휘발성 기억부(21) 또는 제2 휘발성 기억부(23) 중에서, 동작 정보가 참조되는 형태에 따라 매우 적합한 휘발성 기억부를 선택할 수 있다. 즉, 동작 상태에 따라 제공되면 바람직한, 쓰기 방지 정보 등의 제2 동작 정보는, 동작 정보마다 관련지어져 있는 어드레스 등의 식별 정보에 따라 읽기 동작이 이루어지는 제1 휘발성 기억부(21)에 기억될 수 있다. 또한, 회로 동작상, 상시, 참조 가능할 것이 필요한, 트리밍 정보나 리던던시 어드레스 정보 등의 제1 동작 정보는 논리 처리 가능한 상태로 출력되는 제2 휘발성 기억부(23)에 기억될 수 있다.

또한, 제1 휘발성 기억부(21)는 식별 정보에 따라 선택되는 동작 정보를 출력하는 구성이므로, 동작 정보의 논리 값을 기억해 둘 만큼의 전류 구동 능력을 가지고 있으면 충분하고, 논리 처리 가능한 전류 구동 능력으로 기억해 둘 필요는 없다. 선택된 동작 정보를 읽어낼 때에 필요하게 되는 출력 회로 등의 제어 회로나 구동 회로를 공용으로 할 수 있다. 이 때문에, 제1 휘발성 기억부(21)는 컴팩트한 회로 규모로 구성할 수 있다. 또한, 대량의 동작 정보를 기억하여 두는 경우에 좋다.

또한, 제2 휘발성 기억부(23)는 상시, 논리 처리가 가능하도록, 충분한 전류 구동 능력이 확보된 다음에 동작 정보가 출력되고 있으므로, 비휘발성 기억장치에 있어서 참조하는 경우, 제2 휘발성 기억부(23)로부터의 출력을 그대로 사용하여 내부 동작을 실시할 수 있다. 증폭이나 파형 정형 등의 사전 처리는 필요하지 않고, 고속으로 동작 정보를 제공할 수 있다.

이 때, 비휘발성 기억장치에는 사용자가 억세스하는 영역 (통상의 사용자가 요구하는 기억 영역으로서의 어드레스 공간의 비휘발성 메모리 셀)과는 별도로, 비휘발성 기억부(11)를 구비하고 있고, 동작 정보는 미리 비휘발성 기억부(11)에 저장되어 있는 것이 좋다. 이것에 의하여, 전원의 차단 후에도 동작 정보를 유지해 둘 수 있다. 또한, 비휘발성 기억부(11)에 저장되어 있는 동작 정보는 전원 투입, 초기화, 또는/및 비휘발성 기억부에 저장되어 있는 상기 동작 정보의 변경에 따라, 제1 휘발성 기억부(21) 및 제2 휘발성 기억부(23)에 전송되는 것이 좋다. 이것에 의하여, 저장되어 있는 동작 정보와 내부 동작에 있어서 사용되는 동작 정보와의 정합을 취할 수 있다.

또한, 제1 휘발성 기억부(21)는 식별 정보의 일례인 어드레스에 따라, 복수의 휘발성의 메모리 셀로부터, 써넣기 동작, 읽어내기 동작을 실시하는 메모리 셀이 선택된다. 또한, 소정수의 메모리 셀 마다, 공통으로 접속되는 한 쌍의 공통 디지트 라인의 일례인, 비트 라인 쌍 B(j),/B(j)을 구비한 RAM 구성을 가지고 있다. 이때, 메모리 셀에 기억되어 있는 쓰기 방지 정보는 입력된 어드레스에 따라 선택되는 메모리 셀로부터 비트 라인 쌍 B(j),/B(j)을 통하여 읽어내는 것이 좋다. 이것에 의하여, 컴팩트한 회로 구성으로 다수의 정보를 기억할 수 있고, 필요에 따라 읽어낼 수 있다.

이 때, 메모리 셀은 기억부의 일례로서 래치 회로로 구성되는 기억 회로 C(i,j)와 입력되는 어드레스에 따라 선택되고, 기억 회로 C(i,j)와 비트 라인 쌍 B(j),/B(j)을 접속 제어하는 선택 스위치 쌍 SA(i,j),SB(i,j)을 구비하여 구성되어 있다. 선택 스위치 쌍 SA(i,j), SB(i,j)이 선택 스위치부의 일례이다. 이에 의하여, 제1 휘발성 기억부(21)의 일례로서 전술한 어레이 구성을 적용할 수 있다.

또한, 전원 투입, 초기화, 또는/및 비휘발성 기억부에 저장되어 있는 동작 정보의 변경에 따라, 전송되는 쓰기 방지 정보는 입력되는 어드레스에 따라, 비트 라인 쌍 B(j),/B(j)과 선택 스위치 쌍 SA(i,j),SB(i,j)을 통하여 써넣어진다.

또한, 제1 휘발성 기억부(21)에 기억되는 동작 정보에 관련되어 있는 어드레스는 리라이트 억세스를 일례로 하는 외부 억세스 동작에 따라 설정된다. 이에 의하여, 리라이트 억세스되는 메모리 셀에 대한 써넣기 방지 정보를 선택할 수 있다.

또한, 제2 휘발성 기억부는 래치부의 일례인 래치 회로 L(i,j)와 써넣기 선택 스위치부의 일례인 써넣기 선택 스위치 S1(i,j), S2(i,j)에 의하여 써넣기를 한다. 이 때, 써넣기 선택 스위치 S1(i,j)는 트리밍 정보를 래치 회로 L(i,j)에 전달하는 제어를 실시하는 동시에, 써넣기 선택 스위치 S2(i,j)는 로우 레벨 보상 스위치 S3(i,j)와 함께, 로우 레벨의 트리밍 정보의 래치를 고속으로, 그리고 확실히 실시하기 위하여 기능한다.

이 때, 제2 휘발성 기억부(23)에 기억되는 트리밍 정보는 어드레스가 식별 정보로서 정의되는바, 상기 어드레스는 비휘발성 기억부(11)에의 저장 시에, 저장되는 비휘발성 메모리 셀(MC)을 특정한다.

또한, 비휘발성 기억부(11)에 저장되어 있는 모든 동작 정보는 전원 투입, 초기화, 또는/및 비휘발성 기억부에 저장되어 있는 동작 정보의 변경시에, 동작 정보의 속성에 따라, 제1 휘발성 기억부(21) 또는 제2 휘발성 기억부(23)의 어느 하나에 전송된다. 동작 정보의 속성에 따라 기억할 수 있다

또한, 본 발명은 상기 실시 형태에 한정되는 것은 아니며, 본 발명의 취지를 일탈하지 않는 범위 내에서 여러 가지 개량, 변형이 가능하다는 것은 말할 필요도 없다.

예를 들면, 제1 동작 정보로서 트리밍 정보를 예로 들어서, 제2 동작 정보로서 쓰기 방지 정보를 예로 들어서 설명하였지만, 본 발명은 이것에 한정되는 것은 아니라는 것은 말할 필요도 없다. 트리밍 정보를 대신하여, 또는 트리밍 정보와 함께, 리던던시 어드레스 정보를 제1 동작 정보로 하여, 제2 휘발성 기억부(23)에 기억하는 것이 좋다. 또한, 쓰기 방지 정보를 대신하여, 또는 쓰기 방지 정보와 함께, 읽기 방지 정보, 읽기 제한 정보, 읽기 허가를 주기 위한 지정 코드 정보 등의 보안 정보를 제2 동작 정보로서 제1 휘발성 기억부(21)에 기억하는 것이 좋다.

이 때, 동작 정보가 저장되는 비휘발성 기억부는 사용자가 요구하는 기억 영역으로서의 어드레스 공간을 나타내는 비휘발성 기억장치의 메모리 셀 어레이와 동일한 비휘발성 메모리 셀 구조를 가지고 구성할 수 있다. 이 경우, 비휘발성 기억부는 전술한 비휘발성 기억장치의 메모리 셀 어레이와 동일한 영역에 배치하는 구성으로 하는 것도 가능하고, 다른 영역에 배치하는 것도 가능하다. 동일한 영역이란, 예를 들면, 웰 영역을 공유하는 것이다. 배치 영역을 공통으로 함으로써, 비휘발성 기억부와 비휘발성 기억장치의 메모리 셀 어레이의 경계 영역을 특별히 설치 할 필요는 없으며, 컴팩트한 영역에 낭비 없이 배치할 수 있다. 또한, 비휘발성 기억부의 비휘발성 메모리 셀과 메모리 셀 어레이의 비휘발성 메모리 셀에 있어서, 비트 라인 또는/및 워드 라인을 분리하는 구성, 또는 공유로 하는 구성 중 어느 하나의 구성으로 하는 것도 가능하다. 분리하는 구성으로 하는 경우에는 비휘발성 기억부와 메모리 셀 어레이는 각각 독립하여 병렬 억세스할 수 있다. 통상의, 사용자가 요구하는 기억 영역으로서의 어드레스 공간의 억세스 동작을 멈추지 않고 비휘발성 기억부에의 동작 정보의 갱신을 실시할 수 있다. 또한, 공유하는 구성으로 하는 경우에는 비휘발성 기억부와 메모리 셀 어레이에서, 로우/컬럼 디코더나 읽어내기/리라이트의 제어부 등을 공유하고, 또한 집적도의 향상을 꾀할 수 있다.

또한, 비휘발성 기억장치에 구비되는 비휘발성 기억부와 휘발성 기억부의 2 단계의 메모리 구성은, 이하에 나타내는 특징을 가지는 것이다. 컴퓨터 시스템에 있어서, 주메모리와 캐시 메모리로 구성되는 다계층의 메모리 구성인 캐시 시스템과는 다른 목적을 가지고 구성되는 것으로, 다른 작용·효과를 가지는 것이다. 이 때, 주메모리는 DRAM 등의 메모리로 구성되고, 캐시 메모리는 SRAM 등의 메모리로 구성되는 것이 일반적이다. 어느 쪽도 휘발성 메모리로 구성되는 것이 일반적이다.

컴퓨터 시스템에 있어서 다계층의 메모리 시스템은 고속의 메모리 억세스를 실현하기 위하여 구성되어 있다. 주메모리의 일부 영역에 대하여, SRAM 등의 고속 억세스가 가능한 캐시 메모리를 구비할 수 있고, 캐시 메모리에 있어서 고속의 데이터 읽기/써넣기를 실시한다. 억세스 영역의 이동이나 캐시 메모리에의 써넣기 양이 소정 레벨에 이르면, 적당한 타이밍에 의하여, 주메모리의 새로운 데이터 영역 으로부터 캐시 메모리에 데이터의 읽어내기를 하고, 또한 캐시 메모리의 내용이 주메모리에 써넣어진다. 또한, 메모리 디바이스 외부로부터의 억세스 요구시에, 캐시 메모리가 유지하는 어드레스 공간과 일치하면, 캐시 메모리는 외부 I/0에 접속되어 고속의 억세스를 제공한다. 따라서, 캐시 메모리는 외부 I/0에 접속된다.

이것에 대해서, 비휘발성 기억장치에 구비되는 2 단계의 메모리 구성은 아래와 같은 특징을 가지고 있다.

먼저, 전원 차단 후에도 동작 정보를 유지하여 두기 위하여 비휘발성 기억부를 구비하고 있는데, 전원 투입 기간 중에는 고속 동작이 필요하게 되어 비휘발성 기억부에 있어서의 억세스 스피드에서는 충분한 회로 동작을 확보할 수 없는 경우가 있다. 이것을 보충하기 위하여 휘발성 기억부를 구비하여, 비휘발성 기억부에 있어서의 억세스 스피드의 제한을 보완하고 있다. 동작 정보의 전원 차단 후의 유지를 가능하게 하는 비휘발성 기억부와, 전원 투입 기간 중의 고속 동작에 의한 내부 회로에의 동작 정보의 제공을 가능하게 하는 휘발성 기억부의, 2 단계의 메모리 구성을 구비하고 있다.

또한, 동일한 동작 정보가, 전원 투입의 유무에 상관없이 비휘발성 기억부에 저장되는 동시에, 전원 투입 후에는 휘발성 기억부에 전송되고 휘발성 기억부의 동작 정보가 회로 동작상의 동작 조건을 결정하기 위하여 사용된다. 따라서, 동작 정보를 저장하는 비휘발성 기억부와 동작 정보를 저장하는 휘발성 기억부는 동일한 기억 용량을 구비하고 있다.

또한, 동작 정보가 새롭게 설정 또는 갱신되는 동작 정보의 흐름은 비휘발성 기억부에 저장된 후에 휘발성 기억부에 기억된다고 하는 방향으로 고정되어 있다. 비휘발성 기억부에 동작 정보를 리라이트 하는데 걸리는 시간은 휘발성 기억부에 리라이트하는데 걸리는 시간보다 오래 걸리는데 그 이유는, 예를 들면 비휘발성 기억부는 플로팅 게이트에의 전하의 주입·방출이라는 데이터 저장의 물리적인 메카니즘을 갖고 있기 때문이다. 반면에 휘발성 기억부는 전기적인 매커니즘을 갖는다. 상기 설정 또는 갱신의 한 방향의 순서에 의하면, 비휘발성 기억부에의 저장이 완료된 후에, 휘발성 기억부에 저장된 설정 또는 갱신된 동작 정보가 회로 동작에 적용되며, 비휘발성 기억부의 내용과 휘발성 기억부의 내용이 불일치하는 기간을 없앨 수 있고, 따라서 잘못된 회로 동작을 방지할 수 있다. 따라서, 전술한 설정 또는 갱신의 일 방향의 흐름에 따르면, 휘발성 기억부는 외부 I/0에 접속되어 있지 않으며, 휘발성 기억부의 설정 또는 갱신 정보는 모두 비휘발성 기억부로부터 받게 된다. 또한, 동작 정보가 필요한 내부 회로는 휘발성 기억부의 출력으로부터 동작 정보를 받아들인다.

비휘발성 기억부와 휘발성 기억부의 2 단계의 메모리 구성을 구비하고 있는 점이 모두 휘발성 메모리로 구성되는 캐시 시스템과는 다르다. 또한, 비휘발성 기억부와 휘발성 기억부가 동일한 기억용량을 구비하고 있는 점이, 주메모리의 일부 영역의 캐시 메모리를 구비한 캐시 시스템과는 다르다. 또한, 설정 또는 갱신되는 동작 정보의 흐름이 비휘발성 기억부로부터 휘발성 기억부로 향하는 방향으로 고정되어 있는 점이 주메모리와 캐시 메모리와의 사이에서 쌍방향으로 전송되는 캐시 시스템과는 다르다. 또한, 비휘발성 기억부가 외부 I/0와 접속되고, 휘발성 기억부 는 외부 I/0와는 접속되지 않는 점이, 캐시가 외부 I/0에 접속되는 캐시 시스템과는 다르다.

제2 휘발성 기억부(23)의 래치 회로나 레지스터 회로는 비휘발성 기억장치의 메모리 셀 어레이를 제어하는 논리 제어 회로 등으로 구성되는 회로 블록을 배치하는 이른 바, 주변 회로 영역에 배치된다. 주변 회로 영역의 소자의 레이아웃 패턴은 메모리 셀보다 느슨한 라인 폭과 스페이스 폭이다. 이것은 메모리 셀이 리던던시 기능을 가지는 데 대하여 논리 제어 회로는 리던던시 기능을 구비하지 않기 때문이다. 따라서, 래치 회로나 레지스터 회로도 느슨한 라인 폭과 스페이스 폭으로 레이아웃된다.

상기 어레이 구성의 제1 휘발성 기억부(21)는 상기 주변 회로에 배치되고, 상기 식별 정보 등에 의한 어드레싱에 의하여 랜덤 억세스 가능한 기능을 구비하고, 상기 제2 동작 정보가 필요한 때에만 수시 억세스를 실시하는 제어 방법이다.

또한, 상기 어레이 구성은 제2 휘발성 기억부(23)의 레이아웃 패턴과 비교하여 미세한 디자인 룰로 레이아웃된 레이아웃 패턴 (그것은 비휘발성 기억장치의 메모리 셀 어레이와 동등한 정도)으로 하는 것이 좋고, 트랜지스터 소자 능력도 메모리 셀 어레이와 동등한 정도이면 좋다. 동작 정보의 비트 수는 전술한 사용자가 억세스 가능한 비휘발성 메모리 셀 수보다 훨씬 더 적기 때문에, 결함 밀도 등에서 실질적으로 SRAM에 리던던시 기능은 불필요하다. 또한, 상기 어레이 구성의 제1 휘발성 기억부(21)를 주변 회로에 배치함으로써, 상기 제 2의 동작 정보를 필요로 하는 회로에 고속으로 동작 정보를 부여할 수 있다. 느슨한 라인 폭과 스페이스 폭으 로 레이아웃되는 상기 래치 회로나 상기 레지스터 회로보다 매우 작은 소자 면적이므로 다이 사이즈를 축소할 수 있다.

본 발명을 적용한 비휘발성 기억장치의 예를 도 11에 나타낸다. 통상의 사용자가 요구하는 기억 영역으로서의 어드레스 공간의 비휘발성 메모리 셀인 비휘발성 메모리 셀 어레이가 4개의 뱅크 구성을 취하고, 임의의 1개의 뱅크 내에 비휘발성 기억부(11)가 배치된다. 제1 휘발성 기억부(21)와 제2 휘발성 기억부(23)는 상기 주변 회로 내에 배치되고, 제1 휘발성 기억부(21)의 출력 신호(WPP)와 제2 휘발성 기억부(23)의 출력 신호(TR)가 상기 주변 회로 내의 제어 회로에 입력된다. 비휘발성 기억부(11)와 제1 휘발성 기억부(21), 제2 휘발성 기억부(23) 간에는 데이터 라인(DB)으로 접속된다. 또한, 내부 데이터 라인(DBI)과 센스 증폭기는 생략하고 있다. 전술한 바와 같이, 제1 휘발성 기억부(21)는 상기 주변 회로의 영역 내에 배치되면서도, 상기 주변 회로의 그 밖의 트랜지스터 소자나 배선의 레이아웃 패턴보다 작은 라인 폭과 스페이스 폭으로 구성된다. 좋기로는, 상기 비휘발성 기억부(11)와 동일한 정도의 라인 폭과 스페이스 폭으로 구성된다.

또한, 비휘발성 메모리 셀(MC)의 리라이트는 프로그램 동작 또는 소거 동작을 포함한다. 리라이트 동작은 예를 들면 비휘발성 메모리 셀(MC)의 플로팅 게이트에, 전하의 방출/주입은 FN 터널 현상/핫 일렉트론 현상 등의 물리 현상에 의하여, 비휘발성 메모리 셀의 문턱값 전압의 변동에 의하여 이루어진다. 그러나, 본 발명에서의 리라이트는 이것에 한정되지 않는다.

Claims (18)

1. 전원 공급중, 제 1 및 제 2 동작 정보를 기억하여 두는 휘발성 기억부를 구비한 비휘발성 기억장치에 있어서,

   상기 휘발성 기억부는,

   셀 어레이 구조를 가지며, 저장되어 있는 상기 제 1 동작 정보가 상기 제 1 동작 정보마다 관련지어져 있는 식별 정보에 따라 출력되는 제 1 휘발성 기억부와; 그리고

   다수의 래치 회로들을 가지며, 저장되어 있는 상기 제 2 동작 정보가 상기 식별 정보에 관계없이 항상 논리 처리가능하게 출력되는 제 2 휘발성 기억부

   를 포함하며,

   상기 제 1 동작 정보는 필요할 때마다 검색되며, 소정의 내부 동작들을 수행하기 위한 동작 정보들을 포함하고, 그리고

   상기 제 2 동작 정보는 전원 투입에 따라 즉시 참조되며, 상기 비휘발성 기억장치의 동작 조건들을 확정하기 위한 동작 정보들을 포함하는 것을 특징으로 하는 비휘발성 기억장치.
2. 제 1 항에 있어서,

   상기 제 1 및 제 2 동작 정보를 저장하는 비휘발성 기억부를 더 포함하고,

   전원 투입, 초기화, 또는 상기 비휘발성 기억부에 저장되어 있는 상기 제 1 및 제 2 동작 정보의 변경에 따라, 상기 비휘발성 기억부로부터 상기 제 1 및 제 2 휘발성 기억부로 상기 제 1 및 제 2 동작 정보가 전송되는 것을 특징으로 하는 비휘발성 기억장치.
3. 제 1 항에 있어서,

   상기 제 1 휘발성 기억부에 저장된 상기 제 1 동작 정보는, 상기 제 1 동작 정보를 요구하는 내부 동작에 응답하여 판독되는 것을 특징으로 하는 비휘발성 기억장치.
4. 제 1 항에 있어서,

   상기 제 1 휘발성 기억부에 저장되는 상기 제 1 동작 정보와 관련지어져 있는 상기 식별 정보는 상기 제 1 동작 정보를 요구하는 내부 동작에 따라 설정되는 것을 특징으로 하는 비휘발성 기억장치.
5. 제 4 항에 있어서,

   상기 제 1 및 제 2 동작 정보를 저장하는 비휘발성 기억부를 더 포함하며,

   전원 투입, 초기화, 또는 상기 비휘발성 기억부에 저장되어 있는 상기 제 1 동작 정보의 변경에 따라, 상기 비휘발성 기억부로부터 상기 제 1 휘발성 기억부로 상기 제 1 동작 정보가 전송되어 저장되는 것을 특징으로 하는 비휘발성 기억장치.
6. 제 1 항에 있어서,

   상기 제 1 휘발성 기억부는,

   상기 식별 정보에 따라 선택되는 복수의 기억 셀과; 그리고

   상기 복수의 기억 셀 중에서 소정수의 상기 기억 셀 마다, 공통으로 접속되는 적어도 1개의 공통 디지트 라인

   을 포함하며,

   상기 복수의 기억 셀에 기억되어 있는 상기 제 1 동작 정보는 상기 식별 정보에 따라 선택되는 상기 복수의 기억 셀로부터 상기 공통 디지트 라인을 통하여 읽어내지는 것을 특징으로 하는 비휘발성 기억장치.
7. 제 6 항에 있어서,

   상기 복수의 기억 셀들 각각은,

   상기 제 1 동작 정보를 저장하는 기억부와; 그리고

   상기 식별 정보에 따라 선택되고, 상기 기억부와 상기 공통 디지트 라인을 접속 제어하는 선택 스위치부

   를 포함하며,

   상기 선택 스위치부는, 상기 복수의 기억 셀 마다 다른 상기 식별 정보에 따라, 상기 공통 디지트 라인에 공통으로 접속되는 소정수의 상기 기억 셀에 관한 접속제어를 수행하는 것을 특징으로 하는 비휘발성 기억장치.
8. 제 7 항에 있어서,

   상기 제 1 및 제 2 동작 정보를 저장하는 비휘발성 기억부를 더 포함하고,

   상기 제 1 동작 정보는 상기 식별 정보에 따라 상기 비휘발성 기억부에 저장되며,

   전원 투입, 초기화, 또는 상기 비휘발성 기억부에 저장되어 있는 상기 제 1 동작 정보의 변경에 응답하여, 상기 식별 정보에 따라 상기 선택 스위치부가 접속 제어되고, 상기 비휘발성 기억부로부터 상기 공통 디지트 라인을 통하여 소정수의 상기 기억 셀에 상기 제 1 동작 정보가 써넣어지는 것을 특징으로 하는 비휘발성 기억장치.
9. 제 1 항에 있어서,

   상기 제 1 휘발성 기억부에 저장되는 상기 제 1 동작 정보와 관련지어진 상기 식별 정보는 외부 억세스 동작에 따라 설정되는 것을 특징으로 하는 비휘발성 기억장치.
10. 제 9 항에 있어서,

    상기 제 1 휘발성 기억부에 기억되는 상기 제 1 동작 정보는 보안 정보인 것을 특징으로 하는 비휘발성 기억장치.
11. 제 9 항에 있어서,

    상기 제 1 휘발성 기억부에 기억되는 상기 제 1 동작 정보는 쓰기 방지 정보이며, 상기 식별 정보는 쓰기 방지 제어가 실시되는 영역을 지시하는 어드레스 정보에 기초한 정보인 것을 특징으로 하는 비휘발성 기억장치.
12. 제 1 항에 있어서,

    상기 제 1 및 제 2 동작 정보를 저장하는 비휘발성 기억부를 더 포함하며,

    상기 제 2 휘발성 기억부는,

    상기 다수의 래치 회로들을 포함하며 상기 제 2 동작 정보가 저장되는 래치부와; 그리고

    상기 식별 정보에 따라서 선택되고, 상기 래치부와 상기 비휘발성 기억부를 접속 제어하는 써넣기 선택 스위치부

    를 포함하는 것을 특징으로 하는 비휘발성 기억장치.
13. 제 12 항에 있어서,

    상기 제 2 동작 정보는 상기 식별 정보에 따라 상기 비휘발성 기억부에 저장되며,

    전원 투입, 초기화, 또는 상기 비휘발성 기억부에 저장되어 있는 상기 제 2 동작 정보의 변경에 응답하여 상기 식별 정보에 따라 상기 써넣기 선택 스위치부가 접속 제어되어, 상기 비휘발성 기억부로부터 상기 제 2 휘발성 기억부로 상기 제 2 동작 정보가 써넣어지는 것을 특징으로 하는 비휘발성 기억장치.
14. 제 1 항에 있어서,

    비휘발성 기억부에 저장되어 있는 모든 상기 제 1 및 제 2 동작 정보는, 전원 투입, 초기화, 또는 상기 비휘발성 기억부에 저장되어 있는 상기 제 1 및 제 2 동작 정보의 변경에 따라, 상기 제 1 휘발성 기억부 또는 상기 제 2 휘발성 기억부 중 어느 하나에 전송되는 것을 특징으로 하는 비휘발성 기억장치.
15. 제 1 항에 있어서,

    상기 제 1 휘발성 기억부는 주변 회로 영역에 배치되는 것을 특징으로 하는 비휘발성 기억장치.
16. 제 1 항에 있어서,

    상기 제 1 휘발성 기억부는,

    복수의 기억 셀과; 그리고

    상기 복수의 기억 셀에 공통으로 접속되는 적어도 1개의 공통 디지트 라인

    을 포함하며,

    상기 복수의 기억 셀은 적어도, 상기 공통 디지트 라인의 연신 방향으로 배치되어 있는 것을 특징으로 하는 비휘발성 기억장치.
17. 제 1 항에 있어서,

    상기 제 1 휘발성 기억부는 상기 제 2 휘발성 기억부보다 미세한 디자인 룰로 레이아웃된 레이아웃 패턴인 것을 특징으로 하는 비휘발성 기억장치.
18. 제 1 항에 있어서,

    상기 제 1 휘발성 기억부의 트랜지스터 소자는 상기 제 2 휘발성 기억부의 트랜지스터 소자보다 작은 것을 특징으로 하는 비휘발성 기억장치.

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