JP2002288987A

JP2002288987A - 不揮発性メモリ

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Publication number: JP2002288987A
Application number: JP2001089348A
Authority: JP
Inventors: Noriaki Katsuhara; 範彰勝原; Hiroki Takagi; 宏樹高木; Yoshihiro Tada; 佳広多田
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2001-03-27
Filing date: 2001-03-27
Publication date: 2002-10-04
Anticipated expiration: 2021-03-27
Also published as: JP4530562B2

Abstract

(57)【要約】【課題】ページバッファを用いた不揮発性メモリにお
いて、ページバッファにローディングするためにデータ
レジスタから送るべきデータを、‘0’‘1’のいずれか
一方とすることを可能とし、これによりローディング経
路中のトランスファゲートを、相補型のものでなく、い
ずれか一方、例えばN型トランジスタのみとし、ローデ
ィング電圧の減電を防止すると共に、半導体チップの面
積を低減する。【解決手段】トランスファゲートLT、DTを特定導電型
MOSトランジスタとするとともに、ページバッファPBに
所定単位のデータをロードする際に、そのロードに先立
って、当該所定単位のデータがロードされる部分のペー
ジバッファをリセットする。また、そのリセットを行う
ための信号は、センス線の電位を用いて形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電気的にプログラ
ム可能な不揮発性メモリに関するものである。

【０００２】

【従来の技術】電気的プログラム可能な、EEPROMなどの
不揮発性メモリでは、メモリセルにデータを書き込む場
合に、通常、メモリセルを一括消去した後に外部データ
を入力するようにしている。この書き込みの時間を短縮
するために、行と列のマトリクス状に配列した多数のメ
モリセルに対し、列方向に配列したメモリセルに接続す
る複数のビット線と、これらビット線にそれぞれ設けた
複数のラッチ回路すなわちページバッファとを設けるこ
とが行われている。

【０００３】このような不揮発性メモリでは、外部デー
タ入出力端子から入力されるデータを順次にページバッ
ファに蓄積し、そしてこのページバッファに蓄積したデ
ータを同一列のメモリセルに一括して書き込む。このペ
ージバッファに蓄積することを、「データローディン
グ」という。

【０００４】図5は、従来の不揮発性メモリの構成を示
す図である。図5において、多数のメモリセルMC（MC1-1
〜MCm-n）がマトリクス状に配置されており、ワードラ
インWL（WL1〜WLm）とカラムセンスラインSL（SL1〜SL
n）を選択することにより、特定のワード（１バイト）
のメモリセル群が選択される。個々のメモリセルMCは、
ワードラインWLiがゲートに接続される選択トランジス
タSTと、フローティングゲートとコントロールゲートを
有し、コントロールゲートに制御信号が印加されるメモ
リトランジスタMTから構成されている。アレイソースグ
ラウンドASG1は、メモリセルのリード／ライトなどに応
じてその電位が制御される。また、図では、ワードライ
ンWLiについてのみ示している。

【０００５】ページバッファPB1，PB2・・・は、ページ
ライトコマンド時に、ライトデータを複数のバイト分
（例えば、16バイトや、8バイトなど）一括書き込みす
るために記憶しておくものである。このページバッファ
の1ビット分PB1-1は、データ‘0’‘1’を保持しておく
ために、インバータを逆並列に接続して構成されている
ラッチ回路LA、全ページバッファをコマンドスタート時
に初期化するためのリセットトランジスタPBT、データ
をローディングするための相補型MOSトランジスタを使
用したロードトランジスタLTから、構成されている。

【０００６】なお、図中、MOSトランジスタにおいて、
ゲートに丸印を付しているものはPチャンネル型MOSトラ
ンジスタ（P型トランジスタ）であり、ゲートに丸印を
付していないものはNチャンネル型MOSトランジスタ（N
型トランジスタ）である。

【０００７】ページバッファにデータをロードする場合
には、まずデコード信号YDEC1が出力され、第1ページバ
ッファPB1のデータトランジスタ群DT1-1〜DT1-8がオン
とされ、データレジスタDRの1バイト分のデータが、各
データラインDL0〜DL7、各データトランジスタDT1-1〜D
T1-8、各ロードトランジスタLTを経由して、各ラッチLA
に入力され、ラッチされる。

【０００８】次に、デコード信号YDEC2が出力され、同
様にして、ページバッファPB2に、2バイト目のデータが
ラッチされる。以下、同様に、ページバッファPB3〜PB1
6に、3バイト目〜16バイト目のデータがそれぞれラッチ
される。

【０００９】そして、ページバッファPB1〜PB16にラッ
チされている16バイト分のデータが、ワードラインWLi
で選択されているメモリセルMC1-1〜MC16-8に一斉に書
き込まれることになる。なお、この書き込み回路につい
ては図示を省略している。

【００１０】

【発明が解決しようとする課題】このようなページバッ
ファでは、16バイトのページコマンドを例にとると、ア
ドレスの下位4ビットで特定のページバッファ（例、PB
1）が指定され、当該アドレスのメモリセルに記憶させ
るべきデータが記憶される。そして、この下位4ビット
が内部でインクリメントされて最大16バイトのデータを
順次ページバッファに書き込む。16バイトを越えてデー
タを送る、いわゆるロールオーバーを行う場合には、以
前に送られてラッチされているデータに新たなデータを
上書きすることになる。

【００１１】この上書きするためのデータ‘0’‘1’
を、データレジスタDR、データラインDL0〜DL7、データ
トランジスタDT1ー1〜DT1-8、ロードトランジスタLTを
介して、ページバッファPBの各ラッチ回路LAにローディ
ングする必要がある。この場合、データ‘0’に対応す
る0（v）およびデータ‘1’に対応するVcc（v）のいず
れの電圧も、特に低電圧動作時に大きく減電することな
く伝達するために、ローディング経路中のトランスファ
ゲート、すなわちデータトランジスタDTおよびロードト
ランジスタLTはともに、図のように、P型トランジスタ
と、N型トランジスタとを並列に接続した相補型MOSトラ
ンジスタを用いていた。

【００１２】このように、データトランジスタDTおよび
ロードトランジスタLTを相補型のものとするために、メ
モリの作り込まれる半導体チップに余分の面積を必要と
していた。

【００１３】そこで、本発明は、ページバッファを用い
た不揮発性メモリにおいて、ページバッファにローディ
ングするためにデータレジスタから送るべきデータを、
‘0’‘1’のいずれか一方とすることを可能とし、これ
によりローディング経路中のトランスファゲートを、相
補型のものでなく、いずれか一方、例えばN型トランジ
スタのみとし、ローディング電圧の減電を防止すると共
に、半導体チップの面積を低減することを目的とする。

【００１４】

【課題を解決するための手段】請求項1の不揮発性メモ
リは、マトリクス状に配置されたメモリセル群と、複数
バイトのデータをロードするページバッファを備え、外
部から供給されるデータを、それぞれトランスファゲー
トを介して、順次前記ページバッファに前記所定単位ず
つ伝送しロードさせるとともに、このページバッファに
ロードされているデータをワード線およびカラムを指示
するセンス線により特定されるメモリセル群に一括して
書き込む、不揮発性メモリにおいて、前記トランスファ
ゲートを特定導電型MOSトランジスタとするとともに、
前記ページバッファに所定単位のデータをロードする際
に、そのロードに先立って、当該所定単位のデータがロ
ードされる部分のページバッファをリセットすることを
特徴とする。

【００１５】請求項2の不揮発性メモリは、請求項1の不
揮発性メモリにおいて、前記リセットを行うための信号
は、前記センス線の電位を用いて形成されることを特徴
とする。

【００１６】この不揮発性メモリによれば、複数バイト
（例、16バイトや8バイト）のデータをロードできるペ
ージバッファに、所定単位（例、1バイト）ずつロード
する際に、その都度その部分のページバッファを予めリ
セット（例、データ‘1’）するから、ロールオーバー
時でもデータ‘0’‘1’のうちのいずれかのデータ
（例、‘0’）だけページバッファに送ればよい。した
がって、ページバッファへデータを伝送する経路中のト
ランスファーゲートは、従来のような相補型でなく、特
定導電型（例、N型）のMOSトランジスタのみを用いるこ
とができる。これにより、ローディング電圧の減電を防
止すると共に、半導体チップの面積を低減することがで
きる。

【００１７】また、所定部分のページバッファをリセッ
トする信号は、新たにバスラインを設けることなく、セ
ンス線を共用して形成されるから、半導体チップの面積
の増加を抑えることができる。

【００１８】

【発明の実施の形態】以下、図面を参照して、本発明の
不揮発性メモリに係る実施の形態について説明する。

【００１９】図1は、本発明の不揮発性メモリの全体構
成図であり、また、図2はカラム制御回路を示す図、図3
はページバッファへのデータロード時のタイミングチャ
ートを示す図、図4は不揮発性メモリセルとページバッ
ファを一部拡大して示す図である。

【００２０】図1において、メモリセル群は、従来の図5
と同様に構成されており、簡単のために再度の説明は省
略する。

【００２１】ページバッファPB1，PB2・・・は、ページ
ライトコマンド時に、ライトデータを複数のバイト分
（例えば、16バイト）一括書き込みのために記憶してお
くものである。このページバッファの1ビット分PB1-1
は、データ‘0’‘1’を保持しておくために、インバー
タを逆並列に接続して構成されているラッチ回路LA、全
ページバッファをコマンドスタート時に初期化するため
の第1リセットトランジスタPBT1、ページバッファの1バ
イト分を個々にリセットするための第2リセットトラン
ジスタPBT2、データをローディングするためのN型MOSト
ランジスタを使用したロードトランジスタLT、およびラ
ッチ回路LAのラッチ信号がゲートに印加される書き込み
トランジスタWTから構成されている。この書き込みトラ
ンジスタWTに供給される制御線E／Wは、メモリセルの消
去／書き込みなどに応じて制御される。

【００２２】なお、図中、MOSトランジスタにおいて、
ゲートに丸印を付しているものはPチャンネル型MOSトラ
ンジスタ（P型トランジスタ）であり、ゲートに丸印を
付していないものはNチャンネル型MOSトランジスタ（N
型トランジスタ）である。

【００２３】データトランジスタDT1-1〜DT2-1・・・
は、各メモリセルに対応して図のように設けられ、デコ
ード信号YDEC1，YDEC2・・・により、メモリセルのワー
ド毎、すなわちバイト毎にそのオン・オフが制御され
る。このデータトランジスタDT1-1〜DT2-1・・・とロー
ドトランジスタＬＴとでトランスファゲートを構成する
が、これらは、従来の図5と異なり、相補型のMOSトラン
ジスタではなく、N型MOSトランジスタのみで構成されて
いる。

【００２４】データレジスタDRは、受信したシリアルデ
ータを1バイト毎にデータレジスタ0〜データレジスタ7
に蓄積し、データラインDL0〜データラインDL7に出力し
て、データトランジスタDT1-1〜DT2-1・・・に供給す
る。また、このデータレジスタDRは、メモリセルの記憶
データをリードする際に、その記憶データを判定する。

【００２５】センスラインコントロールSLCは、各メモ
リセルのメモリトランジスタMTのコントロールゲート
に、その消去（イレーズ）、書き込み（ライト）、読み
出し（リード）に応じて、異なった電圧（電源電圧Vcc
を昇圧した電圧Vpp、0v、参照電圧Vref）を選択して、
共通センスラインCSLに出力する。

【００２６】カラムトランジスタCT1，CT2・・・は、カ
ラム信号COL1、COL2・・・の印加によりオンして、カラ
ムセンスラインSL1，SL2に、したがってゲートトランジ
スタGT1，GT2に共通センスラインCSL上の電位を供給す
る。したがって、選択されたワードラインWLiおよびカ
ラムセンスラインSL1，SL2・・・により、特定のアドレ
スに対応するメモリセル群（1バイト分）がアドレス指
定されることになる。

【００２７】ページバッファリセット用トランジスタPB
RT1，PBRT2は、共通センスラインCSLの電位をセンスラ
インコントロールSLCと関係なく、0電位にするためのト
ランジスタであり、それらのゲートに直接およびインバ
ータINVにより反転してページバッファリセット信号PBR
Cが印加される。

【００２８】また、カラムセンスラインSL1，SL2・・・
には、ロード信号LOAD信号によりオンされる第1バイト
リセットトランジスタBRT1-1、BRT2-1・・・およびゲー
トがグラウンド電位に接続された第2バイトリセットト
ランジスタBRT1-2，BRT2-2・・・が接続されており、こ
れによりページバッファの第2リセットトランジスタPBT
2が駆動される。

【００２９】図2のカラム制御回路は、カラムトランジ
スタCT1、CT2・・・の制御回路であり、ここでは、代表
してカラムトランジスタCT1について説明する。

【００３０】図2において、アドレスレジスタARのアド
レス信号がアドレスデコーダADでデコードされ、そのア
ドレスの下位4ビットが出力される。なお、この例で
は、カラムセンスライン数は、ページバッファの16バイ
トと同じである。

【００３１】カラムラッチ回路CLAは、インバータの逆
並列回路として構成されており、アドレスデコーダADの
出力によりオンされる第1カラムラッチトランジスタCLT
1のオンにより、その出力が‘1’にラッチされる。この
ラッチ状態は、カラムラッチ消去信号COLCLがゲートに
印加される第2カラムラッチトランジスタCLT2のオンに
よりリセットされる。

【００３２】このカラムラッチ回路CLAのラッチ出力
は、相補型MOSトランジスタで構成された第2カラム制御
トランジスタCCT2を介してカラムトランジスタCT1のゲ
ートに供給される。

【００３３】また、アドレスデコーダADの出力は、相補
型MOSトランジスタで構成された第1カラム制御トランジ
スタCCT1を介してカラムトランジスタCT1のゲートに供
給される。

【００３４】これら第1カラム制御トランジスタCCT1お
よび第2カラム制御トランジスタCCT2のゲートに印加さ
れる制御モード信号PMPONは、メモリセルへのデータ書
き込み時には‘1’で第2カラム制御トランジスタCCT2が
オンし、それ以外の時（ページバッファPBへのロード
時）には‘0’であり、第1カラム制御トランジスタCCT1
がオンする。

【００３５】さて、以上のように構成された不揮発性メ
モリの動作を、以下、図3のタイミングチャートも参照
して説明する。

【００３６】シリアルデータSDAが、システムクロックS
CLにしたがって順次入力される。まず、スレーブアドレ
スS-ADDを受信すると、その内容がライトコマンドであ
る場合には、次のワードアドレスADDを受信する間に、
一括消去信号PBCLおよびカラムラッチ消去信号COLCLを
発生する。

【００３７】一括消去信号PBCLにより、全ページバッフ
ァPB1-1、PB2-1・・・の第1リセットトランジスタPBT1
がオンされ、全ページバッファが一括してリセットされ
る。また、カラムラッチ消去信号COLCLにより、第2カラ
ムラッチトランジスタCLT2がオンされ、全てのカラムに
対応するカラムラッチ回路CLAがリセットされる。

【００３８】次に、ワードアドレスADD：Nを受信する。
ここでは、ワードアドレスADD：Nに対応するページバッ
ファをページバッファPB1とする。

【００３９】このアドレスADD：Nの受信によりアドレス
レジスタARにアドレスNを取り込み、アドレスデコーダA
Dでデコードする。このタイミングを図3のカラムクロッ
クCCLKに示している。

【００４０】これと同期して、ロード信号LOADが発生さ
れ、別途ストップ信号STOPが受信されるまで継続して発
生し続ける。このロード信号LOADにより全てのページバ
ッファのロードトランジスタLTおよびバイトリセットト
ランジスタBRT1-1，BRT2-1がオンされる。

【００４１】一方、制御モード信号PMPONはロード信号L
OADが出力されているので‘0’であり、第1カラム制御
トランジスタCCT1がオンされるので、第1カラムのカラ
ム信号COL1が出力され、カラムトランジスタCT1がオン
する。また、このときページバッファリセット信号PBRC
が発生され、ページバッファリセット用トランジスタPB
RT1がオンし、同じくPBRT2がオフする。

【００４２】これにより共通センスラインＣＳＬは0電
位となり、したがって、カラムセンスラインSL1が0電位
となり、第1バイトリセットトランジスタBRT1-1がオン
し、第1ページバッファPB1の全ての第2リセットトラン
ジスタPBT2がオンして、そのカラムに対応する第1ペー
ジバッファPB1がリセットされ、データ‘1’となる。

【００４３】次に、アドレスNのデータD7〜D0がデータ
レジスタDRに取り込まれる。この直後に、ワードライン
WLiとカラムセンスラインSL1で定まるデコード信号YDEC
1がオンされ、データトランジスタDT1-1〜DT1-8がオン
して、データレジスタDRのデータ‘0’‘1’のうちデー
タ‘0’がページバッファPB1の各ラッチ回路LAに新たに
ラッチされる。

【００４４】引き続いて、新たなアドレスのデータを受
信するたびにカラムクロックCCLKを発生させて、アドレ
スレジスタのアドレスを1つづつインクリメントさせ
て、同様にして順次受信したデータを、各ページバッフ
ァに書き込んで行く。

【００４５】アドレスN＋15までのデータを受信し、各
ページバッファに書き込んだ時点では、全てのページバ
ッファに受信データがラッチされている状態となってい
る。

【００４６】さらに、新たなデータを受信する場合に
は、再びアドレスNのデータとして、既にラッチされて
いるページバッファPB1から順番に新たなデータを上書
きしてゆく、いわゆるロールオーバーを行うことにな
る。

【００４７】本発明では、新たなバイトを受信しページ
バッファにラッチさせる際に、その都度、バイト単位で
ページバッファをリセットしてから、新たなバイト分の
受信データをラッチさせている。この手法は、ロールオ
ーバー時にも同様に実施されるから、既にラッチされて
いるデータ‘0’および‘1’を、データ‘1’および
‘0’に上書きさせる必要はなく、単にデータ‘1’をデ
ータ‘0’に書き換える能力を持たせばよい。

【００４８】つまり、バイト単位でのリセットにより、
各ラッチ回路LAには予めデータ‘1’がラッチされてい
るから、データレジスタDRのデータのうち、データ
‘0’のみが正しく伝達されればよい。このことから、
ロードトランジスタLTおよびデータトランジスタDT1-1
〜DT1-8は、従来のような相補型のMOSトランジスタで構
成する必要がなく、単に1導電型のN型MOSトランジスタ
を用いて、それぞれのトランスファゲートを構成してい
る。

【００４９】このためには、従来の全ページバッファを
一括してライトコマンド時にリセットすることに加え
て、新たなデータがバイト単位で受信されるたびに、そ
のデータがロードされるべきページバッファをバイト単
位でリセットする必要が生じる。本発明では、そのため
の信号線を別に設けることなく、本来有しているセンス
ラインSL1、SL2・・・を共用できるように、構成に工夫
を凝らしている。すなわち、共通センスラインCSLにペ
ージバッファ用トランジスタPBRT1，PBRT2を設けるとと
もに、カラムセンスラインSL1，SL2・・・にバイトリセ
ットトランジスタBRT1-1、BRT2-1を設けることによっ
て、センスラインの共用を可能としている。

【００５０】以上のようにして、データが受信され、順
次ページバッファPBにラッチされていく。所定のデータ
が受信された後で、シリアルデータSDAにストップ指令S
TOP指令が検出されると、受信動作は終了し、引き続い
て、ページバッファPBにロードされた最大16バイトのデ
ータが一括して、該当するアドレスのメモリセル群に書
き込まれることになる。

【００５１】ページバッファPBからメモリセル群へのデ
ータ書き込みに先だって、そのメモリセル群を全てイレ
ーズ（消去：データ‘1’）し、その後データ‘0’のみ
をライト（書き込み）する。このイレーズ、ライトの動
作を、図4を参照して説明する。なお、代表として、メ
モリセルMC1-1を例に説明する。

【００５２】イレーズ動作は、センスラインコントロー
ルSCLから昇圧電圧Vppを出力し、カラムラッチ回路CLA
が‘1’を出力しているカラムのみカラムセンスラインS
L1を昇圧電圧Vppにし、ワードラインWLiを昇圧電圧Vpp
にすることで、メモリセルMC1-1のメモリトランジスタM
Tのコントロールゲートに昇圧電圧Vppを印加する。ま
た、データレジスタが‘0’を出力し、データトランジ
スタDT1-1をオンし、選択トランジスタSTがオンしてい
ることで、メモリトランジスタMTのドレインに電圧0
（v）を印加する。このイレーズ動作時の各部の電位を
図4に記載している。

【００５３】ライト動作は、センスラインコントロール
SCLから電位0（v）を出力し、カラムラッチ回路CLAが
‘1’を出力しているカラムのみカラムセンスラインSL1
を電位0（v）にし、ワードラインWLiを昇圧電圧Vppにす
ることで、メモリセルMC1-1のメモリトランジスタMTの
コントロールゲートに電位0（v）を印加する。また、制
御線E／Wに昇圧電圧Vppを印加し、ページバッファPB1-1
にラッチされているデータが‘1’か‘0’かに応じて、
ビットラインBL1-1の電位が決まる。すなわち、データ
‘1’がラッチされている場合には、書き込みトランジ
スタWTはオフであるから、メモリトランジスタMTには電
圧が印加されず、メモリセルMC1-1はデータ‘1’を記憶
したままとなる。一方、データ‘0’がラッチされてい
る場合には、書き込みトランジスタWTはオンするから、
ビットラインBL1-1が昇圧電位Vppとなり、メモリトラン
ジスタMTには電圧が印加され、メモリセルMC1-1の記憶
状態は書き換えられて、データ‘0’を記憶することに
なる。なお、ASG1はオープンとしている。このライト動
作時の各部の電位を図4の、括弧内に記載している。

【００５４】なお、メモリセルの記憶内容のリード時
は、任意のワードラインWLiとカラムセンスラインSL1と
によりメモリセルMC1-1を選択する。選択されたメモリ
セルMC1-1のゲートに、センスラインコントロールSCLよ
りレファレンス電圧を印加し、そのメモリセルMC1-1に
電流が流れるか（データ‘0’）、電流が流れないか
（データ‘1’）を、データレジスタDR内のセンスアン
プにより検出する。

【００５５】

【発明の効果】本発明の不揮発性メモリによれば、複数
バイト（例、16バイトや8バイト）のデータをロードで
きるページバッファに、所定単位（例、1バイト）ずつ
ロードする際に、その都度その部分のページバッファを
予めリセット（例、データ‘1’）するから、ロールオ
ーバー時でもデータ‘0’‘1’のうちのいずれかのデー
タ（例、‘0’）だけページバッファに送ればよい。し
たがって、ページバッファへデータを伝送する経路中の
トランスファーゲートは、従来のような相補型でなく、
特定導電型（例、N型）のMOSトランジスタのみを用いる
ことができる。これにより、ローディング電圧の減電を
防止すると共に、半導体チップの面積を低減することが
できる。

【００５６】また、所定部分のページバッファをリセッ
トする信号は、新たにバスラインを設けることなく、セ
ンス線を共用して形成されるから、半導体チップの面積
の増加を抑えることができる。

【図面の簡単な説明】

【図１】本発明の不揮発性メモリの全体構成図。

【図２】カラム制御回路を示す図。

【図３】ページバッファへのデータロード時のタイミン
グチャートを示す図。

【図４】不揮発性メモリセルとページバッファを一部拡
大して示す図。

【図５】従来の不揮発性メモリの構成を示す図。

【符号の説明】 MC1-1〜MC2-1 メモリセル ST 選択トランジスタ MT メモリトランジスタ DT1-1〜DT2-1 データトランジスタ GT1、GT2 ゲートトランジスタ PB1-1、PB2-1 ページバッファ LT ロードトランジスタ LA ラッチ回路 PBT1 第1リセットトランジスタ PBT2 第2リセットトランジスタ WT 書き込みトランジスタ DR データレジスタ SLC センスラインコントローラ PBRT1、PBRT2 ページバッファリセット用トランジスタ CT1、CT2 カラムトランジスタ BRT1-1、BRT2-1 第1バイトリセットトランジスタ BRT1-2、BRT2-2 第2バイトリセットトランジスタ AR アドレスレジスタ AD アドレスデコーダ CLA カラムラッチ回路 CLT1 第1カラムラッチトランジスタ CLT2 第2カラムラッチトランジスタ CCT1 第1カラム制御トランジスタ CCT2 第2カラム制御トランジスタ

───────────────────────────────────────────────────── フロントページの続き (72)発明者多田佳広京都市右京区西院溝崎町21番地ローム株式会社内Ｆターム(参考） 5B025 AA03 AB01 AC01 AD04 AE00 AE07

Claims

【特許請求の範囲】

【請求項１】マトリクス状に配置されたメモリセル群
と、複数バイトのデータをロードするページバッファを
備え、外部から供給されるデータを、それぞれトランスファゲ
ートを介して、順次前記ページバッファに前記所定単位
ずつ伝送しロードさせるとともに、このページバッファ
にロードされているデータをワード線およびカラムを指
示するセンス線により特定されるメモリセル群に一括し
て書き込む、不揮発性メモリにおいて、前記トランスファゲートを特定導電型ＭＯＳトランジス
タとするとともに、前記ページバッファに所定単位のデ
ータをロードする際に、そのロードに先立って、当該所
定単位のデータがロードされる部分のページバッファを
リセットすることを特徴とする不揮発性メモリ。
【請求項２】請求項１の不揮発性メモリにおいて、前
記リセットを行うための信号は、前記センス線の電位を
用いて形成されることを特徴とする不揮発性メモリ。