JPH0240199A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、不揮発性半導体記憶装置に関し、特に、ペ
ージモード書込を行なうことのできる不揮発性半導体記
憶装置に関する。より特定的には、ページモード書込を
行なうことのできる電気的に書込・消去可能な続出専用
記憶装置（以下、ＥＥＰＲＯＭと称す）におけるデータ
書込を確実に行なうための構成に関する。

［従来の技術］ 第８図は従来から用いられており、かつこの発明が適用
される不揮発性半導体記憶装置の全体の構成の一例を概
略的に示す図である。

第８図を参照して、従来の不揮発性半導体記憶装置は、
情報を不揮発的に記憶するメモリセルが複数個マトリク
ス状に配列されたメモリセルアレイ１と、外部から与え
られるＸアドレス（行アドレス）に応答してメモリセル
アレイ１から１行（ワード線）を選択するＸデコーダと
選択ワード線へ高電圧ｖｐｐを与えるＶｐｐスイッチと
からなるＸデコーダブロック２と、外部から与えられる
Ｙアドレス（列アドレス）に応答してメモリセルアレイ
１から対応の列（ビット線）を選択する信号を発生する
Ｙデコーダ３とを含む。

データの書込／読出を行なうために、データ書込時に選
択ビット線電位を７時的にラッチするコラムラッチとデ
ータ書込時にビット線に高電圧Ｖｐｐを与えるためのＶ
ｌ）１）スイッチとからなるブロック４と、データ続出
時に選択されたメモリセル情報を検出、増幅するセンス
アンプとデータ書込時に選択されたメモリセルが接続さ
れるビット線上へ外部からの書込データを伝達する書込
バッファとからなるブロック５と、Ｙデコーダ３からの
列選択信号に応答して選択ビット線をブロック５へ接続
するＹゲートブロック６、ブロック５とデータの授受を
行なうＩ１０バッファ７とが設けられる。Ｉ１０バッフ
ァ７は書込データＤＩＮを受けてブロック５の書込バッ
ファへ与え、一方、ブロック５のセンスアンプ出力を受
けて外部読出データＤＯＵＴを出力する。

不揮発性半導体記憶装置がバイトモード動作か可能な場
合、ブロック５のセンスアンプおよび書込バッファは１
バイ１〜（８ビツト）分設けられており、選択されたＹ
ゲートを介して１バイトのビット線がセンスアンプまた
は書込バッファにそれぞれ並列に接続される。

記憶装置における動作を制御するだめの周辺回路として
、書込指示信号（ライトイネーブル信号）ＷＥに応答し
て活性化され、計時動作を行なうタイマ８と、書込指示
信号ＷＥおよびタイマ８の出力に応答して各種制御信号
を発生する制御信号発生器９と、タイマ８の出力に応答
して高電圧Ｖｐｐおよびクロック信号φを発生するＶｐ
Ｉ）発生器１０と、制御信号発生器９からの制御信号に
応答してコントロールゲート線（後述）へ所定の電位Ｖ
ｃ　Ｇ　Ｌを与えるＶｃ　Ｇ　Ｌ発生器１１とが設けら
れる。

タイマ８はデータ書込時における外部書込サイクル、消
去サイクルおよびプログラムサイクルのタイミングを与
える。

第９図は第８図に示される記憶装置の要部の構成を示す
図であり、１バイトのメモリセルとそれに関連する構成
を示す図である。第９図に示される構成はバイト単位で
のデータ入出力か可能てあり、１バイ）・（８ビツト）
のメモリセルに対し１個のバイト選択用ｌ・ランジスタ
Ｔ３が設けられる。

１バイトのメモリセルＢＭは、メモリセルＭＣ１，ＭＣ
２を含む。通常、１ノヘイトのメモリセルＢＭは８個の
メモリセルを備えるが、第９図においては、図面を簡略
化するために２個のメモリセルＭＣＩ　　ＭＣ２のみが
代表的に示される。

メモリセルＭＣＩは、しきい値電圧ｖｔｈが可変なメモ
リトランジスタＭ１と、ワード線ＷＬ上の電位（Ｘデコ
ーダブロック２出力）に応答してメモリトランジスタＭ
１をビット線ＢＬＩへ接続する選択トランジスタＴ１と
を備える。

メモリセルＭＣ２は、しきい値電圧ｖｔｈか可変なメモ
リトランジスタＭ２と、ワード線ＷＬ上の電位に応答し
てメモリトランジスタＭ２をビット線ＢＬ２へ接続する
選択トランジスタＴ２とを備える。

バイト選択用トランジスタＴ３は、ワード線ＷＬ上の電
位に応答してオン状態となりコントロルゲート線ＣＧＬ
上の電位をメモリトランジスタＭｌ、Ｍ２のコントロー
ルゲートへ伝達する。

メモリー・ランジスタＭｌ、Ｍ２のソースは共にトラン
ジスタＴ４を介して接地電位Ｖｓｓに接続される。トラ
ンジスタＴ４は、制御信号発生器（第８図参照）からの
制御信号φ８Ｌにより動作制御される。

ビット線ＢＬＩ、ＢＬ２およびコントロールゲート線Ｃ
ＧＬ上へ高電圧Ｖｐｐを与えるために、それぞれＶｐｐ
スイッチＶｌ、Ｖ２および■３が設けられる。Ｖｐｐス
イッチＶ１〜Ｖ３は第８図のブロック４に含まれる。

データ書込サイクル時に、ビット線ＢＬＩ、ＢＬ２およ
びコントロールゲート線ＣＧＬ上の電位を一時的にラッ
チするために、コラムラッチＣ１゜Ｃ２およびＣ３がそ
れぞれ設けられる。コラムラッチＣＩ、Ｃ２およびＣ３
は、共にＪＫフリップ・フロップ構成を有する。

コラムラッチＣ１は、ｐチャネルＭＯ３（絶縁ゲート型
）トランジスタＱ２０と、ｎチャネルＭＯＳトランジス
タＱ２２とからなるＣＭＯＳインバータと、ｐチャネル
ＭＯ３）ランジスタＱ２１とｎチャネルＭＯＳ＋−ラン
ジスタＱ２３とからなるＣＭＯＳインバータとから構成
される。各インバータの入力部と出力部とが交差接続さ
れてフリップフロップ型ラッチを構成する。

コラムラッチＣ２は、ｐチャネルＭＯＳ＋−ランジスタ
Ｑ２４とｎチャネルＭＯ３）ランジスタＱ２６とからな
るＣＭＯＳインバータと、ｐチャネルＭＯ８）ランジス
タＱ２５とｎチャネルＭＯＳトランジスタＱ２７とから
なるＣＭＯＳインバタとを備える。各インバータの入力
部と出力部とが交差接続されてフリップフロップ型ラッ
チを構成する。

コラムラッチＣ３は、ｐチャネルＭＯ３）ランジスタＱ
２８とｎチャネルＭＯ３）ランジスタＱ３０とからなる
ＣＭＯＳインバータと、ｐチャネルＭＯＳトランジスタ
Ｑ２９とｎチャネルＭＯＳトランジスタＱ３１とからな
るＣＭＯＳインバータとを備える。各インバータの入力
部と出力部とが交差接続されてフリップフロップ型ラッ
チを構成する。

ｐチャネルＭＯＳ＋−ランジスタＱ２０．Ｑ２１゜Ｑ２
４．Ｑ２５．Ｑ２８．およびＱ２９のそれぞれの一方端
子は所定電位の電源電位Ｖｃｃに接続される。ｎチャネ
ルＭＯＳ＋−ランジスタＱ２２゜Ｑ２３．Ｑ２６．Ｑ２
７．Ｑ３０．およびＱ３１のそれぞれの一方端子は接地
電位Ｖｓｓに接続される。

Ｙデコーダ出力に応答して選択されたビット線をデータ
入出力部へ接続するために、ＹゲートトランジスタＱ１
５．Ｑ１６．Ｑ１７が設けられる。

ＹゲートトランジスタＱ１５は、Ｙゲート線Ｙ上の電位
（Ｙデコーダ出力）に応答してオン状態となり、ビット
線ＢＬＩをＩ１０線を介してセンスアンプＳ１と書込バ
ッファを構成するドライバＤ１とへ接続する。Ｉ１０線
とドライバＤ１の出力部との間には制御信号φ□に応答
してオン状態となるトランジスタＱ１８が設けられる。

ＹゲートトランジスタＱ１６は、Ｙゲート線Ｙ上の電位
（Ｙデコーダ出力）に応答してオン状態となり、ビット
線ＢＬ２をＩ１０線を介してセンスアンプＳ２と書込バ
ッファを構成するドライバＤ２とへ接続する。Ｉ１０線
とドライバＤ２の出力部との間には、制御信号φいに応
答してオン状態となるトランジスタＱ１９が設けられる
。

コントロールゲート線ＣＧＬとＣＧＬ電位発生回路ＣＧ
との間には、Ｙゲート線Ｙ上の電位に応答してオン状態
となり、コントロールゲート線ＣＧＬとＣＧＬ電位発生
回路ＣＧとを接続するトランジスタＱ１７が設けられる
。

なお第９図においては、各ビット線ＢＬＩ、ＢＬ２のそ
れぞれに対してセンスアンプＳｌ、Ｓ２およびドライバ
ＤＩ　　Ｄ２が設けられるようにして示されており、ビ
ット線の数とセンスアンプおよびドライバの数は同じ様
に示されているが、実際には、トランジスタＱ１５．Ｑ
１６を介してビット線ＢＬＩ、ＢＬ２はＩ１０線に接続
される構成となっている。センスアンプＳｌ、Ｓ２、お
よびドライバＤＩ、Ｄ２はそれぞれ１バイト分設けられ
ているだけであり、また、Ｉ１０線も１バイト分設けら
れる構成となっている。コントロールゲート線ＣＧＬに
対しても同様であり、ＣＧＬ電位発生回路ＣＧは１９個
設けられているだけである。

コラムラッチＣＩ、Ｃ２とビット線ＢＬＩ、ＢＬ２との
間には、制御信号ＴＰに応答してビット線ＢＬＩ、ＢＬ
２とコラムラッチＣ，１，Ｃ２のラッチノードＮｌ、Ｎ
２とを分離するトランジスタＱ６．Ｑ７がそれぞれ設け
られる。同様にして、コンＩ・ロールゲ−１・線ＣＧＬ
とコラムラッチＣ３との間には、制御信号ＴＥに応答し
てコントロールゲート線ＣＧＬとコラムラッチＣ３のラ
ッチノードＮ３とを分離するトランジスタＱ８が設けら
れる。

さらにビット線ＢＬＩ、ＢＬ２にはそれぞれ、制御信号
φＢ、１に応答してオン状態となり、ビット線ＢＬＩ、
ＢＬ２をそれぞれ接地電位Ｖｓｓに接続するトランジス
タＱ９．ＱＩＯが設けられる。

コントロールゲート線ＣＧＬに対しては、制御信号φＣ
８に応答してコントロールゲート線ＣＧＬを接地電位Ｖ
ｓｓに接続するトランジスタＱ１１が設けられる。

ラッチノードＮｌ、Ｎ２の各々に対しては、制御信号φ
Ｂ、２に応答してオン状態となり、ラッチノードＮｌ、
Ｎ２をそれぞれ接地電位Ｖｓｓに接続するトランジスタ
Ｑ１２．Ｑ１３か設けられる。

ラッチノードＮ３に対しては、制御信号φ。。

に応答してオン状態となりラッチノードＮ３を接地電位
Ｖｓｓに接続するトランジスタＱ１４か設けられる。

また、ビット線ＢＬＩ、ＢＬ２およびコントロールート
線ＣＧＬの各々には、それぞれの信号線上の電位が゛′
Ｈ″レベルのときに機能し、高電圧ＶＴ）１）を伝達す
るｖｐｐスイッチＶｌ、Ｖ２および■３がそれぞれ設け
られる。

第１０図は不揮発性メモリセルの構造を概略的に示す図
であり、メモリトランジスタかＦＬＯＴＯＸ（フローテ
ィングゲートトンネル酸化膜）型メモリトランジスタを
用いて構成される場合を一例として示す図である。

メモリトランジスタはたとえばＰ型半導体基板５０上の
所定領域にそれぞれ形成され、ソース領域となるＮ＋型
不純物拡散領域５１およびドレイン領域となるＮ＋型不
純物拡散領域５２と、電荷を蓄積するフローティングゲ
−１・５４と、メモリトランジスタの動作を制御するた
めのコントロールゲート５５とから構成される。フロー
ティングゲート５４とＮ＋型不純物拡散領域５２との間
には極めて薄い膜厚（１００人程度）の酸化膜６０が形
成されており、このトンネル酸化膜６０の領域を通して
電子がトンネル電流の形態で授受される。

選択ｌ・ランジスタは、Ｎ＋型不純物拡散領域５２と、
ビット線ＢＬに接続されるＮ＋型不純物拡散領域５３と
、ワード線ＷＬに接続されるゲート電極５６とから構成
される。

上述のように、ＦＬＯＴＯＸ型メモリトラメモリトラン
ジスタ電極がコントロールゲート５５（通常のＭＯＳト
ランジスタのゲート電極の機能を行なう）とフローティ
ングゲート５４（チャネル領域とコントロールゲート 電気的に浮遊状態となっている）との２層構造を形成し
ている。このため、フローティングゲート５４内の電子
の蓄積量によりメモリトランジスタのしきい値電圧ｖｔ
ｈが異なる。したがって、フローティングゲート５４に
電子が注入されると、しきい値電圧ｖｔｈが高くなり（
第１１図■参照）、逆にフローティングゲート５４から
電子が放出されるとしきい値電圧ｖｔｈが低くなる（第
１１図■参照）。

メモリトランジスタのドレイン領域５２とフローティン
グゲート５４との間には膜厚１００人程度の薄い酸化膜
の層６０が形成されており、上述のフローティングゲー
ト５４への電子の注入および放出は、このトンネル酸化
膜６０にＩＯＭＶ／ｃｍ程度の電界を数ｍｓの期間印加
して、電子をトンネルさせることにより行なわれる。ド
レイン領域５２とフローティングゲート５４との間の電
位は主として、コントロールゲート−フローティングゲ
ート ドレイン間の薄い酸化膜６０の容量との比で分圧される
。したがって上述の１．ＯＭＶ／ｃｍの高電界を実現す
るためには、１５〜２０Ｖ程度の高電圧ＶＴ）ｐをコン
トロールゲート５５またはドレイン領域５２に印加する
必要がある。

第１２図は第９図に示されるＶｐＩ）スイッチの構成の
一例を示す図である。第１２図を参照して、Ｖｐｐスイ
ッチは、高電圧ＶｐＩ）をその一方電極に受け、そのゲ
ートがビット線ＢＬに接続されるトランジスタＱ４０と
、クロック信号φを受けるブートストラップ容ＪｉＣと
、トランジスタＱ４０と容量Ｃの接続点とビット線ＢＬ
との間に設けられるダイオード接続されたトランジスタ
Ｑ４１とから構成される。高電圧ＶＴ）Ｉ）およびクロ
ック信号φは第８図に示されるＶｐＩ）発生器１０から
発生される。上述の構成から明らかなように、ビット線
ＢＬ電位か゛Ｌ″レベルの場合には、Ｉ・ランジスタＱ
４０はオフ状態のまであるため、高電圧ＶｐＩ）はビッ
ト線ＢＬへは伝達されず、したがってビット線ＢＬは“
Ｌ”レベルを保持する。一方、ビット線ＢＬ電位が゛Ｈ
″レベルの場合には、トランジスタＱ４０がオン状態と
なるため、クロック信号φの立上がりごとに昇圧動作を
行なうブートストラップ容量Ｃの機能により、高電圧ｖ
ｐｐがトランジスタＱ４０．Ｑ４１を介してビット線Ｂ
Ｌへ伝達される。したがって、Ｖｐｐスイッチが活性化
された場合には、”Ｈ”レベルのビット線電位が高電圧
ｖｐｐにまで昇圧され、一方、ビット線ＢＬの電位がＬ
″　レベルの場合には、何ら昇圧は行なわれず、ビット
線ＢＬは低レベルを保持する。この第１２図に示される
ＶｐＩ）スイッチはコントロールゲート線ＣＧＬに対し
ても設けられている。

第１３図はこの発明が適用される不揮発性半導体記憶装
置のデータ書込動作を概略的に示す信号波形図である。

第１３図を参照して、不揮発性半導体記憶装置における
データ書込サイクルは、外部からのデータを受は入れる
外部書込サイクルと、受入れた書込データを実際にメモ
リセルに書込む内部書込サイクルとから構成される。内
部書込サイクルは、さらにメモリセルデータを消去する
消去サイクルと、書込まれたデータを実際にメモリセル
へ書込むプログラムサイクルとから構成される。

データ書込は書込指示信号ＷＥにより制御される。外部
書込サイクルは、外部書込サイクル用タイマ１と内部書
込サイクル用タイマ２からの制御信号により所定時間内
で終了するように制御される。すなわち、書込指示信号
ＷＥの活性化すなわち“Ｌ”への移行によりタイマ１が
始動され、タイマは計時動作を開始する。タイマ１の計
時動作は書込指示信号ＷＥの°′Ｌ”への移行ごとにリ
セットされる。タイマ１の計時動作が所定時間に達した
後には、外部書込サイクルが終了し、内部書込サイクル
に移る。すなわち、外部書込用タイマ１の計時動作終了
時において書込指示信号ＷＥが”Ｈ“の場合には、外部
書込サイクルは終了し内部書込サイクル用タイマ２が活
性化され、内部書込サイクルに移る。一方、タイマ１の
計時動作の終了時に書込指示信号ＷＥが′Ｌ”レベルの
場合には、書込指示信号ＷＥは強制的に”Ｈ”レベルと
されるとともに、外部書込サイクルが終了する。

タイマ２は、タイマ１の計時動作完了信号に応答して消
去サイクル用タイミング信号とプログラムサイクル用タ
イミング信号とを出力する。

Ｙゲート選択信号は、データ書込時には、書込指示信号
ＷＥの“Ｌ”期間中に′Ｈ”となり、これによりビット
線ＢＬ上へ有効データが伝達される。

第１４図は第９図に示される不揮発性半導体記憶装置の
動作を示す信号波形図である。以下、第８図ないし第１
４図を参照して従来の不揮発性半導体記憶装置の動作に
ついて詳細に説明する。

第９図に示される不揮発性半導体記憶装置（ＥＥＰＲＯ
Ｍ）におけるデータ書込は、外部から与えられたデータ
（１バイト〜１ペ一ジ分）を装置内部でラッチするため
の外部書込サイクル（約１００μｓ）と、メモリトラン
ジスタのしきい値電圧ｖｔｈを変化させるために高電圧
Ｖｌ）Ｉ）を印加する内部書込サイクル（１０ｍｓ）と
に分けられる。内部書込サイクルはさらに、選択された
すべてのメモリトランジスタのしきい値電圧ｖｔｈを正
方向にシフトさせる消去サイクル（“１”書込サイクル
）と、“０”書込が選択された（すなわちビット線ＢＬ
に接続されたコラムラッチにＨ”レベルの電位がラッチ
されている）メモリトランジスタのしきい値電圧ｖｔｈ
を負方向にシフトさせるプログラムサイクル（“０”書
込サイクル）とに分けられる。各サイクルの時間は、タ
イマで決められており、外部書込サイクルに入った後に
は自動的に各サイクルが、タイマの制御のもとに経過し
ていく。

まず、書込サイクルは書込指示信号ＷＥの゛Ｌ”への立
下がりにより、外部書込サイクル用タイマを起動するこ
とにより開始される。書込指示信号ＷＥの立下がりに応
答して制御信号（リセットパルス）φＢＲＩ、φＢＲ２
およびΦ。、が“Ｈ”レベルに立上がる。これにより、
ビット線ＢＬＩ。

ＢＬ２．　　コントロールゲート線ＣＧＬおよびコラム
ラッチのラッチノードＮ１〜Ｎ３が接地電位にされる。

次に、ＣＧＬ電位発生回路ＣＧの出力Ｖ。ＧＬがスタン
バイ時の電位（読出電位）がら“Ｈ”に立上がり、同様
に制御信号φッ、ＴＰおよびＴＥも“Ｈ”レベルに立上
がる。これにより、ラッチノードＮ１〜Ｎ３とビット線
ＢＬＩ、ＢＬ２およびコントロールゲート線ＣＧＬが、
トランジスタ１つ Ｑ６〜Ｑ８を介してそれぞれ接続される。また同様にし
て、ドライバＤＩ、Ｄ２もトランジスタＱ１８、Ｑ１９
を介して＋１０線に接続される。同様に書込指示信号Ｗ
ＥのＬ“レベルへの移行に応答してＹデコーダ出力によ
り選択されたＹゲート線Ｙの電位も゛′Ｈ″レベルへ立
上がる。

今、−例としてメモリセルＭＣ１に′０”、メモリセル
ＭＣ２に′１”を書込む場合について説明する。この場
合、外部からの書込データＤ１は“Ｌ”、Ｄ、、”Ｈ″
レベルなる。したがって、ドライバＤ１出力はＨ”　　
ドライバＤ２出力は“Ｌ”となる。この結果、トランジ
スタＱ６〜Ｑ７、Ｑ１５〜Ｑ１９がオン状態となってい
るため、ドライバＤＩ、Ｄ２を介して外部書込データＤ
、　ｒｌ、　、Ｄ、　＋１２がそれぞれビット線ＢＬｌ
、ＢＬ２に伝達され、かつ電位Ｖ。ＧＬがコントロール
ゲート線ＣＧＬ上に伝達される。このビット線ＢＬ１．
ＢＬ２およびコントロールゲート線ＣＧＬ上に伝達され
た電位はそれぞれコラムラッチ０１〜Ｃ３の各ラッチノ
ードＮ１〜Ｎ３にラッチされる。この場合、ラッチノー
ドＮ１には“Ｈ”がラッチされ、ラッチノードＮ２には
“Ｌ”がラッチされ、ラッチノードＮ３には“Ｈ“がラ
ッチされる。

次に、書込指示信号ＷＥを“Ｈ″レベル立上げることに
より、制御信号φ、　、ＴＰＸＴＥＳＹデコーダ出力（
Ｙゲート線上の電位）も“Ｌ”レベルとなり、１バイト
のデータ入力が終了する（バイトモード動作）、。ペー
ジモード書込においては、上述の動作がタイマにより指
定された時間内で繰返して行なわれ、最大１ペ一ジ分の
データ入力が行なわれる。このとき、外部書込タイマ終
了時に書込指示信号Ｗ、Ｅが“Ｈ“の場合には、外部書
込サイクルは終了し、内部書込サイクルに移行する。一
方、外部書込タイヤ終了時（タイマの計時動作完了時）
において書込指示信号ＷＥが“Ｌ”の場合には、書込指
示信号ＷＥが強制的に“Ｈ″とされるとともに、外部書
込サイクルが終了する。

次に内部書込サイクルに移る。この内部書込すイクルに
おいては、外部からのアクセスがすべて禁止される。こ
の内部書込サイクルへの移行はタイマにより制御される
。まずこのとき、制御信号φＢＲ＋が“Ｈ′となり、ト
ランジスタＱ９、Ｑ１０がオン状態となり、ビット線Ｂ
ＬＩ、ＢＬ２が接地電位に接続される。次いで、制御信
号φ。

、、ＴＥが共に“Ｈ″レベル移行し、トランジスタＴ４
を介してメモリトランジスタＭＩ　　Ｍ２のソースが接
地電位に接続される。コントロールゲート線ＣＧＬは“
Ｈ″レベル保持される。その後消去用高電圧Ｖｌ）ｐパ
ルスが内部（すなわちｖｐｐ発生回路）で発生される。

この高電圧Ｖｐｐパルスの発生と同時に、Ｖｐｐスイッ
チＶ１〜Ｖ３に高電圧Ｖｌ）ｐおよびクロック信号φが
印加される。ビット線ＢＬＩ、ＢＬ２は接地電位に接続
されているため゛Ｌ″レベルにあり、ＶｐｐスイッチＶ
ｌ、Ｖ２は動作せず、ビット線ＢＬＩＢＬ２電位は接地
電位のままである。一方、コントロールゲート線ＣＧＬ
はその電位が“Ｈ”レベルにあるため、ｖｐｐスイッチ
Ｖ３の機能により、高電圧ＶＴ）ｐレベルにまで昇圧さ
れる。

このとき、同時に選択されたワード線ＷＬ電位もＸデコ
ーダブロック２に含まれるＶｐＴ）スイッチの機能によ
り高電圧ＶＴ）Ｉ）レベルにまで立上げられる。この結
果、メモリトランジスタＭｌ、Ｍ２のドレインおよびソ
ースはそれぞれトランジスタＴＩ、　Ｔ２．　　ビット
線ＢＬＩ、ＢＬ２およびＴ４を介して接地電位に接続さ
れ、一方コントロールゲートはトランジスタＴ３を介し
てコントロールゲート線ＣＧＬ上の電位が伝達されるた
め高電圧ＶｐＩ）レベルとなる。この結果、電子がフロ
ーティングゲートへ注入され、メモリトランジスタＭｌ
、Ｍ２のしきい値電圧ｖｔｈは共に正方向ヘシフトする
。この後タイマの制御のもとに消去用高電圧Ｖｐｐが“
Ｌ”へ立下がるとともに、ワード線ＷＬ電位、制御信号
φ、、、ＴＥがＬ”となり、消去サイクルが完了する。

次に、タイマの制御のもとに、メモリセルへ”　ｏ　”
を書込むプログラムサイクルが始まる。このプログラム
サイクルにおいては、まず、制御信号φ。、が“Ｈ”レ
ベルに立上がり、トランジスタＱｌｌ、Ｑ１４を介して
コントロールゲート線ＣＧＬおよびラッチノードＮ３が
接地電位に接続される。

次いで、制御信号ＴＰが“Ｈ”レベルに立上がり、ビッ
ト線ＢＬＩ、ＢＬ２とラッチノードＮｌ。

Ｎ２がそれぞれ接続される。これにより、”Ｈ”をラッ
チしていたコラムラッチＣ１のラッチノードＮ１電位に
より、ビット線ＢＬＩがＨ”レベルにまで充電される。

一方、ビット線ＢＬ２は、コラムラッチＣ２がＬ″をそ
のラッチノードＮ２にラッチしていたため、そのまま接
地電位レベルを保つ。次に、高電圧ｖｐｐおよびクロッ
ク信号φがＶｐＩ）発生器１０から発生され、ｖｐｐス
イッチｖ１〜ｖ３およびＸデコーダブロックのＶｐｐス
イッチへ与えられる。この結果、′Ｈ“レベルにあるビ
ット線ＢＬＩは高電圧ＶｐＴ）レベルにまで昇圧され、
また同様に選択ワード線ＷＬ電位も高電圧■ｐｐレベル
にまで昇圧される。ビット線ＢＬ２はその電位が“Ｌ”
レベルにあるため、“Ｌ”レベルを保持する。その結果
、メモリトランジスタＭ１のトレインにはトランジスタ
Ｔ１を介して高電圧ＶｐＩ）が印加され、そのコントロ
ールートにはトランジスタＴ３を介してコントロールゲ
ート線ＣＧＬ上の接地電位が伝達されるため、メモリト
ランジスタＭ１のしきい値電圧Ｖｔｈは負方向にシフト
する（そのフローティングゲートから電子が放出される
）。メモリセルＭＣ２は消去状態のままである。これに
よりメモリセルＭＣＩへの′０”書込か完了する。最後
に、制御信号φＢＲＩ、φＢＲ２をＨ”に立上げ、ビッ
ト線ＢＬ］、、ＢＬ２を接地電位に接続する。また、制
御信号φｃ６、ＴＰを’　Ｌ　”に、またＣＧＬ電位発
生回路ＣＧ出力電位■。ＧＬを読出電位（たとえば接地
電位レベルのＯＶ）とすることにより書込サイクルが終
了する。

データ読出動作時においては、制御信号ＴＰ。

ＴＥ、　φＰＲＩ＋　　φＢＲ２，φＣＲおよびφＷを
“Ｌ”レベルに保持したままで、ＣＧＬ電位発生回路Ｃ
Ｇからの出力電位Ｖ。ＧＬに読出電位（たとえばＯＶ）
を与え、選択されたワード線ＷＬおよびＹゲート線Ｙを
“Ｈ”レベルとすることにより行なわれる。すなわち、
選択ワード線ＷＬ電位が“Ｈ“となることにより、トラ
ンジスタＴ１〜Ｔ３がオン状態となり、メモリトランジ
スタＭｌ。

Ｍ２がビット線ＢＬＩ、’ＢＬ２へそれぞれ接続される
とともに、それぞれのコントロールゲートヘトランジス
タＴ３を介して読出電位ＶｃＧしか伝達される。この結
果、ビット線ＢＬＩ、ＢＬ２上の電位はメモリトランジ
スタＭｌ、Ｍ２の記憶する情報に応じて変化し、この変
化がトランジスタＱ１５．Ｑ１６を介してセンスアンプ
Ｓｌ、Ｓ２へ伝達され、センスアンプ、Ｓｌ、Ｎ２を介
して読出される。

［発明が解決しようとする課題］ “０”書込用メモリセル、（メモリトランジスタ）に対
しては特に、消去を行なう必要はない。すなわち、“０
”書込が行なわれるメモリセル（メモリトランジスタ）
が接続されるビット線をフローティング状態にし、その
ビット線が“Ｈ”レベルを保持するようにしておき、特
に接地電位にする必要はない。しかしながら、上述のよ
うに不揮発性半導体記憶装置においてはバイト単位でデ
ータの書込／読出が行なわれており、１バイト内のメモ
リセルにおける個々のメモリセルに対して独立に１ビッ
ト単位でデータ書込を行なうことができない。すなわち
、１バイトのメモリセルに対し共通にソース線ＳＬが設
けられており、消去サイクル時には信号φＳＬが“Ｈ”
に立上がり、トランジスタＴ４を介してソース線ＳＬが
接地される。

したがって、消去サイクル時においては、選択ワード線
ＷＬの電位およびコントロールゲート線ＣＧＬの電位は
共に高電圧Ｖｌ）Ｔ）レベルになるため、選択トランジ
スタＴＩ、Ｔ２およびメモリトランジスタＭｌ、Ｍ２は
すべてオン状態となり、ビット線ＢＬＩ、ＢＬ２は共に
ソース線ＳＬを介して接地される。したがって、プログ
ラムサイクル時においては、分離用トランジスタＱ６．
Ｑ７を急速にオン状態とすると、”Ｈ”をラッチしてい
るコラムラッチのデータか反転してしまい、データを正
確に書込むことかできなくなるという問題が発生する。

一方において、消去サイクル時にも信号φ５゜をＬ”レ
ベルとしてトランジスタＴ４をオフ状態とすることによ
り、ソース線ＳＬをフローティング状態とすれば、上述
のような経路によるビット線ＢＬＩ、ＢＬ２の接地は生
じない。しかしながら、この場合、ビット線ＢＬＩ、Ｂ
Ｌ２はフローティング状態にあり、かつソース線ＳＬは
１バイトメモリセルに対して共通に設けられているため
以下のような問題が生じる。すなわち、たとえば、ビッ
ト線ＢＬＩの電位か“Ｈパ、ビット線ＢＬ２の電位か接
地電位レベルの“Ｌ”の場合、ビット線ＢＬＩ上の電荷
が、選択トランジスタＴ］→メモリトランジスタＭ１→
ソース線ＳＬ→メモリトランジスタＭ２→選択トランジ
スタＴ２→ビット線ＢＬ２の経路により放電されてしま
い、Ｈ”レベルのビット線ＢＬＩの電位か“′Ｌ”レベ
ルにまで低下してしまう。またこの場合、“′Ｌルベル
のビット線ＢＬ２の電位が、”Ｈ”のビ・ソト線ＢＬＩ
からの充電やＶｐＩ）スイッチとの結合容量によるノイ
ズなどによりＨ“レベルにまで浮き上がり、プログラム
時にコラムラッチのラッチデータが反転することも考え
られる。したがって、いずれの場合においても、プログ
ラムサイクル時においてコラムラッチのラッチデータが
反転しデータ書込を正確に行なうことができなくなると
いう問題が生じる。

上述の問題を避けるためには、コラムラッチのラッチ能
力を大きくする必要かあり、かつまたコラムラッチは“
Ｌ”レベルのビット線を“Ｈ”レベルにまで充電するた
けの能力が必要とされる。

このためには、コラムラッチを構成するトランジスタの
サイズを大きくする必要があるか、コラムラッチのサイ
スが増大するため、高集積化とともに微細となるビット
線間ピッチ内にコラムラッチを設けるのが困難となり、
記憶装置の高集積化に対し大きな障害となる。

また、データ書込時（外部データ書込サイクル）におい
ては、パＬ″レベルにリセットされているコラムラッチ
のラッチノードを入力データ（書込データ）に応じて“
Ｈ“レベルに反転させる必要がある。したがって、入力
データをコラムラッチのラッチノードへ伝達するトラン
ジスタ（Ｑ１８−Ｑ１５−Ｑ６、Ｑ１９−Ｑ１６−Ｑ７
）およびドライバＤｉ　　Ｄ２には、“Ｌ”　レベルの
コラムラッチのラッチデータを“Ｈ”レベルに反転させ
るだけの能力（電流供給能力）が要求される。このこと
は、各トランジスタおよびドライバのサイズの増大をも
たらすことになり、記憶装置の高集積化に対し大きな障
害となる。

また、コントロールゲート線に対しても、コラムラッチ
は外部データ書込サイクル時に゛′Ｌ″レベルのコント
ロールゲート線を゛Ｈ゛レベルに充電する能力が必要と
される。また、ＣＧＬ電位発生回路およびトランジスタ
Ｑ１７．Ｑ８は“Ｌ″レベルリセットされたコラムラッ
チのラッチブタを°゛Ｈ”レベルに反転させるだけの能
力が要求される。このことは、上述と同様にトランジス
タＱ１７．Ｑ８およびＣＧＬ電位発生回路のサイスの増
大をもたらし、半導体記憶装置における高集積化に対す
る大きな障害となる。

それゆえ、この発明は上述のような従来の不揮発性半導
体記憶装置の有する欠点を除去し、ビット線およびコン
トロールゲート線上の電位をラッチするコラムラッチお
よび書込データを伝達するドライバの占有面積を縮小す
ることができるとともに、Ｙゲートｌ・ランジスタおよ
び分離トランジスタのサイズをも小さくすることができ
、高集積化大容量を容易に実現できる不揮発性半導体記
憶装置を提供することである。

［課題を解決するための手段］。

この発明に係る不揮発性半導体記憶装置は、各ビット線
対応に設けられ、対応のビット線に接続されるコラムラ
ッチのラッチ電位を検出する手段と、少なくともプログ
ラムサイクル時に活性化され、ラッチ電位検出手段出力
に応答して対応のビット線を充電する手段と、充電手段
の活性化に応答して、分離トランジスタをオン状態に移
行させる手段とを備える。

充電手段および電位検出手段はコントロールゲート線に
対しても好ましくは設けられる。

［作用］ この発明における充電手段は、少なくともプログラムサ
イクル時に活性化され、ラッチ電位検出手段が゛Ｈ″を
検出している場合に、対応のビット線を充電し、０“が
書込まれるメモリトランジスタに接続されるビット線電
位を“Ｈ”レベルに保持し、この後分離トランジスタが
オン状態となり、コラムラッチと対応のビット線とが接
続される。したがって、ソース線ＳＬが接地電位に接続
されている場合、°゛０”書込が選択されたメモリトラ
ンジスタに接続するビット線電位は′Ｈ”に充電された
後コラムラッチに接続されるので、コラムラッチの充電
能力は対応のビット線を充電する必要がなく、従来と比
べて小さい能力で正確にデータ書込を行なうことができ
る。

同様にドライバ、Ｙゲートトランジスタ、分離トランジ
スタの電流供給能力か小さく、コラムラッチのラッチデ
ータが“Ｈ”に十分に反転されなくても、“０°゛書込
か選択されたメモリトランジスタに接続されるビット線
が充電手段により′Ｈ”に充電されるため、正確に゛′
０゛書込を行なうことが可能となる。

［発明の実施例］ 第１図はこの発明の一実施例である不揮発性半導体記憶
装置の要部の構成を示す図であり、第９図に示される部
分と対応する部分には同一の参照番号が付されている。

第１図を参照して、この発明よる不揮発性半導体記憶装
置には、“０”書込が行なわれるべきメモリセルが接続
されるビット線電位をプログラムサイクル時に”Ｈ”レ
ベルに確実に充電するために、各ビット線に対しラッチ
ノード電位検出手段およびビット線充電手段が設けられ
る。すなわち、ビット線ＢＬＩに対しては、コラムラッ
チＣ１のラッチノードＮ１にそのゲートが接続され、ラ
ッチノードＮ１電位を検出するｎチャネルＭＯＳトラン
ジスタＱ３と、信号φＰに応答して活性化され、トラン
ジスタＱ３を介してビット線ＢＬＩを電源電位Ｖｃｃの
”Ｈ”レベルに充電するｐチャネルＭＯＳトランジスタ
Ｑ１が設けられる。

ビット線ＢＬ２に対しては、そのゲートかコラムラッチ
Ｃ２のラッチノードＮ２に接続され、ラッチノードＮ２
の電位を検出するｎチャネルＭＯＳトランジスタＱ４と
、トランジスタＱ４を介してビット線ＢＬ２を充電する
トランジスタＱ１が設けられる。トランジスタＱ１は各
ビット線共通に設けられ、制御信号φＰに応答してオン
状態となり、プログラムサイクル時に対応のビット線を
充電する。

コントロールゲート線ＣＧＬに対しては、コラムラッチ
Ｃ３のラッチノードＮ３電位を検出するためのｎチャネ
ルＭＯＳトランジスタＱ５と、制御信号φＥに応答して
オン状態となり、トランジスタＱ５を介してコントロー
ルゲ−！−線ＣＧ　Ｌ　ラミ源電位Ｖｃｃの“Ｈ”レベ
ルに充電するｐチャネルＭＯ５＋−ランジスタＱ２が設
けられる。制御信号φＥは消去サイクル時に“Ｌ”レベ
ルへ移行し、外部書込サイクルよびプログラムサイクル
時にはＨ”　レベルにある。したがって、コントロルゲ
ート線ＣＧＬは消去サイクル時に°゛ＨＨパレベル電さ
れる。

分離トランジスタＱ６．Ｑ７のゲートへ与えられる制御
信号ＴＰは、制御信号φｅがプログラムサイクル時にＬ
”レベルへ移行して所定時間経過した後に゛′Ｈ゛ルベ
ルへ移行する。したがって、ビット線の充電動作が完了
した後にコラムラッチのラッチノードとビット線とが接
続される構成となる。

制御信号φＰ　％　Ｔｐ　％φＥはタイマ出力に応答し
て動作する制御信号発生器１００により発生される。

次にこの発明の一実施例である不揮発性半導体記憶装置
の動作を、データ書込時の動作波形図である第２図を参
照して説明する。ただし、説明を簡略化するために第９
図を参照して行なった従来の不揮発性半導体記憶装置と
同様の動作は適宜省略する。

まずデータ続出は、制御信号φＰ、φＥをＨ”とし、ト
ランジスタＱＩ　　Ｑ２をオフ状態とし、従来の不揮発
性半導体記憶装置と同様のタイミングで行なわれる。次
にデータ書込みについて説明する。

外部書込サイクル（第２図工参照）の最初に、リセット
パルスφＢＲ＋＋　　φＢＲ２、φＣＲが”Ｈ”レベル
に立上がり、トランジスタＱ９．Ｑ１０、Ｑｌｌ、Ｑ１
２、Ｑ１３、Ｑ　１．４かオン状態となる。これにより
ビット線ＢＬ１．．ＢＬ２、コントロールゲート線ＣＧ
ＬおよびラッチノードＮｌ、Ｎ２およびＮ３が接地電位
に接続される。

次に、ＣＧＬ電位発生回路ＣＧからの電圧信号Ｖ。ＧＬ
、φ、、ＴＰ、ＴＥが“Ｈルベルに立上がり、ビット線
ＢＬＩ　　ＢＬ２およびコントロルゲート線ＣＧＬのそ
れぞれはラッチノードＮｌＮ２．Ｎ３に接続されるとと
もに、ドライバＤＩＤ２がＩ１０線に接続される。また
このとき制御信号φＰ１φＥは“Ｈ”レベルのままであ
り、トランジスタＱｌ、Ｑ２はオフ状態のままである。

制御信号φ□と同じタイミングで、Ｙデコーダ出力から
の列選択信号がＹゲート線Ｙ上へ伝達され、トランジス
タＱ１５〜Ｑ　］、　７がそれぞれオン状態となる。こ
れにより、ドライバＤ、、、、Ｄｎ２およびびＣＧＬ電
位発生回路ＣＧの出力がビット線ＢＬＩ、ＢＬ２および
コントロールゲト線ＣＧＬへ伝達される。

今、−例として、メモリトランジスタＭ１に０“、メモ
リトランジスタＭ２に“１′′を書込む場合を考える。

この場合、外部からの入カデタＤ、、、　、Ｄ、。２は
それぞれ“Ｈ″　　”Ｌ″゛である。したかって、ビッ
ト線ＢＬＩはドライバＤ１．トランジスタＱ１８．Ｑ１
５を介して゛Ｈ′ルベルに充電される。一方、ビット線
ＢＬ２はドライバＤ２　トランジスタＱ１９．Ｑ１６を
介してＬ”レベルの電位が伝達されるので接地電位レベ
ルの゛Ｌ°ルベルのままである。コントローゲート線Ｃ
ＧＬはトランジスタＱ１７を介して”Ｈ″レベル電位Ｖ
ｃ　Ｇ　Ｌか伝達され、”Ｈ”レベルに充電される。

その後タイマ出力に応答して外部書込サイクルが終了し
、外部からのアクセスが禁止され、外部書込サイクルが
終了し、次に内部書込サイクルの１つである消去サイク
ル（第２図■）が始まる。

消去サイクルにおいては、まず制御信号ＴＰＴＥは共に
゛Ｌ°ルベルであり、分離トランジスタＱ６．Ｑ７およ
びＱ８はオフ状態である。外部書込サイクル時にビット
線ＢＬＩ、ＢＬ２およびコントロールゲート線ＣＧＬへ
伝達された電位はコラムラッチ０１〜Ｃ３のラッチノー
ドＮ１〜Ｎ３にそれぞれラッチされている。

次に制御信号φ［ｌＲ＋が“Ｈ”　レベルに立上がると
、ビット線ＢＬＩ、ＢＬ２かオン状態のｌ・ランジスタ
Ｑ９　　ＱＩＯを介して接地電位に接続される。この後
、制御ｆ５号φＳＬが″Ｈ”、制御信号φＥが゛′Ｌ″
レベルとなる。この結果、ソース線ＳＬがトランジスタ
Ｔ４を介して接地電位に接続され、一方、コントロール
ゲート線ＣＧＬはトランジスタＱ２．Ｑ５を介してＨ″
に充電され、その電位は”Ｈ”に保持される。次に、Ｖ
ｐＩ）パルスを発生してＶＴ）Ｔ）スイッチｖ３へ与え
、ＶｐｐスイッチＶ３を介してコントロールゲート線Ｃ
ＧＬ電位を高電圧ｖｐｐレベルにまで昇圧させる。

このとき同時に選択ワード線ＷＬ電位も高電圧Ｖｐｐレ
ベルにまで昇圧される。この結果、メモリトランジスタ
ＭＩ　　Ｍ２においては、コントロールゲートに高電圧
ｖｐｐかイマ］加され、一方、ビット線ＢＬＩ、ＢＬ２
の“Ｌ”　レベルがトランジスタＴｌ、Ｔ２を介してメ
モリトランジスタＭｌ。

Ｍ２のドレインへ伝達されるため、フローティングゲー
トから電子が放出され、それぞれのしきい値電圧ｖｔｈ
は正方向にシフトする。この後、制御信号ＴＥを゛Ｈ″
レベルにまで立上げることにより、コントロールゲート ＋：Ｎ３とを接続する。

なお、上述の消去サイクル時において制御信号ＴＥは制
御信号φ［が″゛Ｌ″Ｌ″レベルがり、トランジスタＱ
２，Ｑ５による充電動作が確実に行なわれた後に、”Ｈ
“レベルに立上がり、これによりコラムラッチＣ３のラ
ッチノードＮ３のデータ反転が生じることなく、確実に
ラッチノード３つ Ｎ３におけるラッチデータがコントロールゲート線ＣＧ
Ｌに伝達されるようにされている。したがって、上述の
動作タイミングにおいて、制御信号ＴＥを”　Ｈ　”　
レベルに立上げた後にコントロールゲート線ＣＧＬおよ
び選択ワード線ＷＬ電位か高電圧ＶｐＩ）レベルにまで
立上がるように構成してもよい。この後、制御信号φＥ
を”Ｈ″°°レベルることにより、トランジスタＱ２を
オフ状態とし、コントロールゲート線ＣＧＬへの充電動
作が完了し、応じて消去サイクルか完了する。

次にプログラムサイクル時の動作について説明する。こ
のプログラムサイクルはタイマ回路に含まれるプログラ
ム用タイマＢにより開始される。

まず、タイマＢからの信号により、プログラムサイクル
（第２図■）が始まると、制御信号φ。。

が′Ｈ”、制御信号φ，，が″Ｌ”　レベルに移行する
。これにより、コラムラッチＣ３のラッチノードＮ３は
接地電位レベルにリセットされるとともに、ソース線Ｓ
Ｌはフローティング状態にされる。また、コントロール
ゲート線ＣＧＬも接地型位に接続される。次に、制御信
号φＰが“Ｌ”レベルへ移行すると、トランジスタＱ１
がオン状態となり、“Ｈ”をラッチしているコラムラッ
チＣ１のラッチノードＮ１電位に応答してトランジスタ
Ｑ３かオン状態となり、ビット線ＢＬＩは“Ｈ”に充電
される。一方、コラムラッチＣ２のラッチノードＮ２の
電位は“Ｌ”レベルであり、トランジスタＱ４はオフ状
態となるため、ビット線ＢＬ２は接地電位レベルのまま
である。トランジスタＱ１か制御信号φＰに応答してオ
ン状態となり、ビット線ＢＬＩの充電が完了すると、す
なわち制御信号φＰの゛Ｌ″レベルへの移行後所定時間
Ｔ経過後、制御信号ＴＰがＨ′′　レベルに立上がる。

これにより、トランジスタＱ６，Ｑ７がオン状態となり
、コラムラッチＣｌ，Ｃ２のラッチノードＮｌ，Ｎ２が
それぞれビット線ＢＬＩ，ＢＬ２へ接続される。上述の
構成において、ビット線ＢＬ２は消去サイクル時におい
ては、トランジスタ４およびソース線ＳＬを介して接地
電位に接続されているため、フローティング状態となる
ことはなく、ＶｐｐスイッチＶ２や他の寄生容量との間
の容量結合による“Ｌ”レベルの電位が浮き上がること
がなく、“Ｌ”レベルを保持している。これにより、プ
ログラムサイクル時においてビット線ＢＬ２に接続され
るコラムラッチＣ２のラッチデータが反転することを防
止することかできる。ビット線ＢＬＩへのトランジスタ
Ｑｌ，Ｑ３を介した充電動作完了後、制御信号ＴＰを°
′Ｈ”レベルに立上げて、ビット線ＢＬＩとラッチノー
ドＮ１とを接続する。

これにより、コラムラッチＣＩ　　Ｃ２のラッチノード
Ｎｌ，Ｎ２電位がビット線ＢＬＩ，ＢＬ２へそれぞれ伝
達され、ビット線ＢＬＩのデータ電位が“Ｈ”、ビット
線ＢＬ２の電位が゛′Ｌ″レベルに確定する。このとき
、ビット線ＢＬＩは既に“Ｈ”レベルに充電されている
ため、コラムラッチＣ１はデータ反転を生じさせること
なく、またビット線充電能力を要求されることなく、ラ
ッチデータをピッ！・線ＢＬＩへ伝達する。このとき、
コントロールゲート線ＣＧＬ電位は“Ｌ”のままである
。また、このとき高電圧ｖｐｐおよびクロック信号φを
発生させてＶｐｐスイッチ■１〜Ｖ３のそれぞれに与え
ると、″゛Ｈ″Ｈ″レベルト線ＢＬ］に接続されるＶｌ
）Ｉ）スイッチＶ１が機能し、ビット線ＢＬＩ電位が高
電圧Ｖｐｐレベルにまで昇圧される。このとき、既に選
択ワード線ＷＬ電位はＸデコーダブロックに含まれるｖ
ｐｐスイッチ出力により高電圧Ｖｐｐレベルにまで昇圧
されているため、メモリトランジスタＭ１のドレインに
は高電圧■ｐｐ、そのコントロールゲートには接地電位
レベルの′Ｌ”が伝達され、メモリトランジスタＭ１の
しきい値電圧ｖｔｈが負方向にシフトする。メモリトラ
ンジスタＭ２に関しては、そのドレインおよびコントロ
ールゲートは共に”Ｌ”レベルにあるため、消去状態が
保持される。この結果、メモリトランジスタＭ１への′
″ｏ′。

書込が行なわれたことになる。

最後に、制御信号ＴＰを°゛Ｌ°′　レベルへ移行させ
、トランジスタＱ６．Ｑ７をオフ状態とするとともに、
制御信号φＢ、１．φＢ、２を′Ｈ”しベルとすること
によりビット線ＢＬＩ　　ＢＬ２およびラッチノードＮ
１．、Ｎ２を接地電位へ接続する。この後、制御信号φ
。、をＬ”レベルとして、トランジスタＱ１］、、Ｑ１
４をオフ状態とする。また同様に、制御信号ＴＰの立下
がりに応答して、制御信号φＰをＨ”レベルへ立上げて
、トランジスタＱｌ、Ｑ２をオフ状態にし、書込サイク
ルが終了する。

なお、上述の構成において、充電用ｌ・ランジスタＱｌ
、Ｑ２はそれぞれすべてのビット線およびすべてのコン
トロールゲート線に共通に１個ずつ設ける構成であれば
よく、特に各ビット線およびコントロールゲート線に対
応して１個ずつ設ける必要はない。

第３図は制御信号φＰから制御信号ＴＰを作成する回路
構成を示す図であり、制御信号ＴＰは、制御信号φＰを
受けるインバータ６２と、インペラ６２の出力の立上が
りのみを遅延させる立上がり遅延回路６１とからなる回
路構成により発生される。これにより、　Ｈ“　レベル
がラッチされたコラムラッチに接続されるビット線への
充電動作完了後にコラムラッチのラッチノードとビット
線とを接続することが可能となる。

第４図は第３図に示される回路の動作を示す波形図であ
り、立上がり遅延回路６１は、インバータ６２出力であ
るノードＮ電位の立上がりを所定時間Ｔｄだけ遅延させ
て制御信号ＴＰを出力する。

制御信号ＴＰの立下がりタイミングは制御φＰ立下がり
タイミングと同期している。

上記実施例においては、電源ラインが直接コラムラッチ
０１〜Ｃ３のそれぞれに接続される構成となっている。

しかしなから、この構成の場合、各コラムラッチに対し
電源線を設ける必要かあるため、回路配置における設計
の自由度か損われる場合かある。これを避けるためには
、第５図に示すように、コラムラッチの電源線に接続さ
れるｐチャネルＭＯ５）ランジスタＱ７０．Ｑ７］と電
源電位Ｖｃｃとの間に、制御皓号ＣＬＥに応答してオン
状態となるｐチャネルＭＯ３＋−ランジスタＱ７４を設
ける構成としてもよい。すなわち、動作詩以外において
は、コラムラッチと電源とを切離す構成としてもよい。

この場合、各コラムラッチに対応して電源線を設ける必
要がなく、所定位置に電源線を設け、それと接続用トラ
ンジスタＱ７４を介してコラムラッチとを接続するよう
に構成すればよいため、電源線に対する設計の自由度が
増大する。

第５図に示される構成において、制御信号ＣＬＥは、通
常、不揮発性半導体記憶装置において用いられているレ
ディ／ビジー信号Ｒ／Ｂをトリガ信号として用いること
により第６図に示されるように容易に発生することかで
きる。これにより、制御信号ＣＬＥを書込サイクル時（
第６図Ｉ、　　ＩＩ■）の期間の間活性状態の”　Ｌ　
”とすることができ、これによりコラムラッチにおける
電力消費をも低減することができる。

なお、第６図において、タイマ１　タイマ２はそれぞれ
外部書込サイクルおよび内部書込サイクルのタイミング
を与えるタイマ出力である。またレディ／ビジー信号は
半導体記憶装置への外部からのアクセスを制御するため
の信号である。

制御信号ＣＬＥ、ＴＰ、　　φＰなどの主要な制御信号
は第７図に示すようにライトイネーブル信号ＷＥ、レデ
ィ／ビジー信号Ｒ／Ｂを受ける制御信号発生器１００’
　により作成することができる。

さらに、上記実施例においては、充電用トランジスタＱ
ｌ、Ｑ２としてｐチャネルＭＯ３Ｉ−ランジスタを用い
た場合を一例として説明したが、これに代えてｎチャネ
ルＭＯ８＋−ランジスタを用いて構成してもよい。この
場合、各制御信号φＰφＥの極性は反転する必要がある
。

また、第２図に示す動作タイミングは一例であり、他の
クロックタイミングで動作させるように構成してもよい
。すなわち、たとえばトランジスタＱ１２〜Ｑ　１４は
特に設ける必要もないが、この場合においては、第１図
に示される実施例の構成において、制御信号φＢＲ２が
゛′Ｈ″レベルとなるタイミングに応答して制御信号φ
Ｂ２．と制御信号ＴＰまたは制御信号φＣ８とＴＥとを
同時に“Ｈ”レベルとする構成とすればよい。

さらに、消去サイクルにおける制御信号φＢ。

によるビット線のＢＬＩ、ＢＬ２の接地は特に行なう必
要もない。また、外部書込サイクル中に制御信号φＦ、
φＥを制御信号ＴＰ、ＴＥの活性化に同期して′Ｌ″と
して充電動作を行なうように構成してもよい。

さらに、上記実施例においては、不揮発性半導体記憶装
置に含まれるメモリセルとして、ＦＬＯＴＯＸ型メモリ
トラメモリトランジスタ成されるメモリセルを一例とし
て説明したが、たとえばＭＮＯ３型メモリトランジスタ
など、他の構成によるしきい値可変なメモリトランジス
タを含むメモリセルであれば、上記実施例と同様の効果
を得ることができる。

さらに、コラムラッチの構成としては、第１図に示され
るＣＭＯ８Ｊ−にフリップフロップ型ラッチだけではな
く、たとえばＮＭＯ８Ｊ−にフリップフロップなど、“
Ｌ″／“Ｈ”のデータを一時的に記憶できる回路構成で
あればよい。

ここで、たとえばＣＭＯ８構成でコラムラッチを構成す
れば、動作特電流を他の構成に比べて小さくすることか
できる。

また、コントロールゲート線ＣＧＬにおいては、充電用
トランジスタＱ２および電位検出用トランジスタＱ５を
特に設ける必要もない。

［発明の効果］ 以上のようにこの発明によれば、少なくともビット線の
各々に対し各ビット線対応に設けられたコラムラッチの
ラッチノードの電位を検出する手段と、プログラムサイ
クル時に活性化され、ラッチノード電位検出手段出力に
応答して対応のビット線を所定電位に充電する手段とを
設けているので、ビット線対応のコラムラッチはプログ
ラムサイクル時にビット線を充電する必要がなく、コラ
ムラッチを構成するトランジスタのサイスを小さくする
ことができ、コラムラッチの占有面積を小さくすること
ができる。

また、コラムラッチのトランジスタのサイズを小さくす
ることができるので、外部書込サイクルにおいて、コラ
ムラッチのラッチデータの反転（“Ｌ”→”Ｈ”）を容
易に行なうことができ、書込用ドライバ、Ｙゲートトラ
ンジスタおよび分離トランジスタのサイズを小さくする
ことができ、各回路およびトランジスタの占有面積を低
減することができ、容易に高集積化を実現することがで
きる。

また、コラムラッチのトランジスタのサイズは小さくす
ることができるので、コラムラッチデータを容易に反転
することができ、データ書込時においてコラムラッチに
おけるラッチデータが確定するまでに要する時間すなわ
ちデータセットアツプ時間を短縮することかでき、デー
タ書込時間を大幅に短縮することが可能となる。

また、消去サイクル時においては、ソース線ＳＬが接地
されているので、Ｌ”レベルのビット線電位の立上がり
を防止することができるとともに、充電手段によりプロ
グラムサイクル時には“Ｈ”レベルの電位が伝達される
ビット線電位は確実に“Ｈ”レベルに充電されるので、
ラッチデータの反転などによる誤ったデータの書込を防
止することか可能となる。

以上のように、この発明によれば、高密度大容量の高速
で確実にデータ書込を行なうことのできる不揮発性半導
体記憶装置を実現することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例ある不揮発性半導体記憶装
置の要部の構成を示す図である。第２図はこの発明の一
実施例である不揮発性半導体記憶装置におけるデータ書
込時における動作を示す波形図である。第３図は分離ト
ランジスタの動作制御信号ＴＰを充電用の制御信号φＰ
から作成するための回路構成の一例を示す図である。第
４図は第３図に示される信号のタイミング関係を示す図
である。第５図は本発明の他の実施例であり、コラムラ
ッチの他の構成例を示す図である。第６図は第５図に示
される制御信号ＣＬＥの発生タイミングを示す図である
。第７図は各種制御信号を発生するための回路構成の一
例を示す図である。 第８図は従来からの不揮発性半導体記憶装置の全体の構
成の一例を示す図である。第９図は従来の不揮発性半導
体記憶装置の要部の構成の一例を示す図である。第１０
図は従来からの不揮発性半導体記憶装置のメモリセルの
構成の一例を示す図である。第１１図は不揮発性半導体
記憶装置におけるメモリトランジスタのしきい値電圧ｖ
ｔｈの変化を示す図である。第１２図は従来から用いら
れているＶｌ）Ｔ）スイッチの構成の一例を示す図であ
る。第１３図は従来からの不揮発性半導体記憶装置の動
作のタイミングを概略的に示す図である。 第１４図は第９図に示される従来の不揮発性半導体記憶
装置のデータ書込時における動作タイミングを示す信号
波形図である。 図において、ＢＬＩ、ＢＬ２はビット線、ＣＧＬはコン
トロールゲート線、ＣＩ、Ｃ２およびＣ３はコラムラッ
チ、Ｎｌ、Ｎ２およびＮ３はラッチノード、ＷＬはワー
ド線、ＹはＹゲート線、Ｑ６、Ｑｌはビット線とラッチ
ノードとを分離するためのトランジスタ、Ｑ８はコント
ロールゲート線ＣＧＬとラッチノードとを分離するため
のトうンジスタ、Ｑｌ５．Ｑｌ６およびＱｌ７はＹゲー
トトランジスタ、Ｑｌは充電用トランジスタ、Ｑ３、Ｑ
４はラッチノード電位検出および充電を行なうためのト
ランジスタ、Ｑ２はコントロールゲート線充電用トラン
ジスタ、Ｑ５はラッチノード検出およびコントロールゲ
ート用充電用トランジスタ、ＣＧはＣＧＬ電位発生回路
、ＤＩ、Ｄ２はデータ書込用ドライバ、１００，１００
’　は制御信号発生器である。 なお、図中、同一符号は同一または相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 行および列からなるマトリクス状に配列され、各々が情
   報を不揮発的に記憶する複数の記憶素子と、前記複数の
   記憶素子の１列が接続される複数の列信号線と、前記列
   信号線の各々に対応して設けられ、対応の列信号線上の
   電位を一時的に保持する複数のラッチ手段と、前記列信
   号線の各々に対応して設けられ、列信号線とラッチ手段
   とを分離する複数の分離手段とを少なくとも含む不揮発
   性半導体記憶装置であって、前記ラッチ手段の各々は対
   応の分離手段を介して対応の列信号線に結合されるラッ
   チノードを有し、かつ前記不揮発性記憶装置は外部から
   与えられたデータを外部アドレスにより選択された記憶
   素子へ書込む第１の動作サイクルを少なくとも含んでお
   り、 前記ラッチノードの各々に対応して設けられ、対応のラ
   ッチノード上の電位を検出する手段と、前記列信号線の
   各々に対して設けられ、前記第１の動作サイクル時に活
   性化され、前記電位検出手段出力に応答して対応の列信
   号線を所定電位に充電する手段と、 前記充電手段の活性状態に応答して、前記分離手段を活
   性化し、それにより各列信号線と各ラッチノードとを分
   離する手段とを少なくとも備える、不揮発性半導体記憶
   装置。