KR100255152B1 - 플래쉬 메모리 장치 - Google Patents

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Abstract

본 발명은 플래쉬 메모리 장치에 관한 것으로, 비트라인에 프로그램 바이어스 전압이 인가된 상태에서 데이터 저장 회로에 저장된 데이터가 순차적으로 로우 디코더를 통해 워드라인에 공급되도록 하므로써 멀티 비트(Multi Bit) 프로그램이 가능하도록 한 플래쉬 메모리 장치에 관한 것이다.

Description

플래쉬 메모리 장치
본 발명은 플래쉬 메모리 장치에 관한 것으로, 특히 멀티 비트 프로그램이 가능하도록 한 플래쉬 메모리 장치에 관한 것이다.
일반적으로 플래쉬 메모리 장치는 전기적인 프로그램 및 소거 기능을 갖는다. 그리고 플래쉬 메모리 장치는 크게 메모리 셀 어레이와 주변회로로 이루어진다. 메모리 셀 어레이는 워드라인과 비트라인간에 다수의 메모리 셀이 매트릭스(Matrix) 방식으로 접속되어 이루어지고, 주변회로는 데이터의 입.출력에 관계된 회로 및 전원 공급 회로로 이루어진다. 그러면 종래의 플래쉬 메모리 장치를 도 1을 통해 간략하게 설명하면 다음과 같다.
워드라인과 비트라인간에 다수의 메모리 셀이 매트릭스 방식으로 접속된 메모리 셀 어레이(1)와, 상기 워드라인을 통해 선택된 메모리 셀의 셀렉트 게이트로 바이어스 전압을 공급하기 위한 로우 디코더(Row Decoder) 그리고 상기 비트 라인을 통해 선택된 메모리 셀의 드레인으로 바이어스 전압을 공급하기 위한 컬럼 디코더(Column Decoder)로 이루어진다.
또한, 상기 메모리 셀은 게이트 전극의 형태에 따라 적층(Stack)형 또는 스프리트(Split)형으로 나누어지는데, 스프리트형의 게이트 전극을 갖는 메모리 셀은 도 2에 도시된 바와 같이 이루어진다.
실리콘 기판(4)상에 터널산화막(5), 플로팅 게이트(6), 유전체막(7) 및 콘트롤 게이트(8)가 적층된 게이트 전극이 형성되고, 상기 게이트 전극 일측부의 상기 실리콘 기판(4)에 드레인(9)이 형성된다. 그리고 상기 게이트 전극을 포함하는 상기 실리콘 기판(4)상에는 셀렉트 게이트 산화막(10)에 의해 상기 실리콘 기판(4) 및 게이트 전극과 전기적으로 분리되는 셀렉트 게이트(11)가 형성되고 상기 드레인(9)으로부터 소정 거리 이격된 상기 셀렉트 게이트(11) 하부의 상기 실리콘 기판(4)에는 소오스(12)가 형성된다.
상기 메모리 셀에 정보를 프로그램 즉, 상기 플로팅 게이트(6)에 전하를 저장하기 위해서는 상기 콘트롤 게이트(8)에 +13V, 상기 셀렉트 게이트(11)에 +1.8V, 상기 드레인(9)에 +5V 그리고 상기 소오스(12) 및 실리콘 기판(4)에 각각 접지전압을 인가한다. 그러면 상기 셀렉트 게이트(11)에 인가된 전압에 의해 상기 셀렉트 게이트(11) 하부의 상기 실리콘 기판(4)에는 셀렉트 채널(Select channel)이 형성되고, 상기 콘트롤 게이트(8)에 인가된 고전위 전압에 의해 상기 플로팅 게이트(6) 하부의 실리콘 기판(4)에도 채널이 형성된다. 그리고 상기 셀렉트 채널을 통해 드레인 전류가 흐르는 동시에 상기 플로팅 게이트(6) 하부의 채널에는 고전계 영역이 형성되는데, 이때 상기 채널에 존재하는 전자중의 일부가 상기 고전계 영역을 통과하면서 에너지를 받아 핫 일렉트론이 되고, 이 핫 일렉트론중의 일부가 상기 콘트롤 게이트(8)에 인가된 고전위 전압에 의해 형성되는 수직 방향의 전계에 의해 상기 터널 산화막(5)을 통해 상기 플로팅 게이트(6)로 주입된다. 이에 의해 상기 플래쉬 메모리 셀의 문턱전압(VT)이 상승된다.
상기와 같이 이루어진 플래쉬 메모리 장치는 메모리 셀을 프로그램시키기 위해서 상기 워드라인에 고전압이 인가되도록 하고 소오스에 접지전압이 인가되도록 한 상태에서 드레인에 선택적으로 바이어스 전압을 공급한다. 따라서 상기 플래쉬 메모리 장치가 멀티 비트 프로그램 기능을 갖도록 하기 위해서는 여러 비트의 메모리 셀의 드레인에 바이어스 전압이 인가되도록 데이터 버퍼를 컬럼 멀티플랙서(MUX)에 접속시켜야 한다. 그러나 이 경우 동일한 컬럼에 존재하는 메모리 셀들중에서 프로그램되어야 할 메모리 셀을 제외한 나머지 메모리 셀의 드레인에 필요치 않은 바이어스 전압이 인가되기 때문에 드레인이 스트레스(Stress)를 받게 된다. 특히, 동일한 컬럼에 존재하는 메모리 셀들이 여러 섹터(Sector)로 구분되는 경우 그 섹터의 개수에 사이클링(Cycling) 횟수를 곱한 만큼의 드레인 스트레스가 발생된다.
따라서 본 발명은 비트라인에 프로그램 바이어스 전압이 인가된 상태에서 데이터 저장 회로에 저장된 데이터가 순차적으로 로우 디코더를 통해 워드라인에 공급되도록 하므로써 상기한 단점을 해소할 수 있는 플래쉬 메모리 장치를 제공하는 데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명은 워드라인과 비트라인간에 다수의 메모리 셀이 매트릭스 방식으로 접속된 메모리 셀 어레이와, 상기 워드라인을 통해 선택된 메모리 셀의 셀렉트 게이트로 바이어스 전압을 공급하기 위한 로우 디코더와, 어드레스 신호를 공급받으며 상기 비트 라인을 통해 선택된 메모리 셀의 드레인으로 바이어스 전압을 공급하기 위한 컬럼 디코더를 포함하는 플래쉬 메모리 장치에 있어서, 제 1 및 제 2 클록신호의 입력에 따라 입력되는 프로그램 데이터를 순차적으로 래치시키며, 래치된 상기 프로그램 데이터를 상기 로우 디코더를 통해 선택된 메모리 셀의 셀렉트 게이트와 접속된 상기 워드라인으로 공급하도록 구성된 데이터 저장 회로를 더 포함하는 것을 특징으로 하며, 상기 데이터 저장 회로는 데이터 입력단자 및 노드(N1)간에 접속되며 제 1 클록신호에 의해 동작되는 트랜지스터(Q1)와, 상기 노드(N1) 및 노드(N2)간에 접속된 제 1 래치회로와, 상기 노드(N2) 및 노드(N3)간에 접속되며 제 2 클록신호에 의해 동작되는 트랜지스터(Q2)와, 상기 노드(N3) 및 데이터 출력단자간에 접속된 제 2 래치회로와, 프로그램 인에이블 신호 입력단자 및 상기 제 2 래치회로의 제 1 인에이블 단자간에 접속된 인버터와, 상기 노드(N1) 및 노드(N3)와 접지간에 접속되며 리세트 신호 입력단자를 통해 입력되는 신호에 의해 동작되는 트랜지스터(Q3 및 Q4)로 이루어지는 것을 특징으로 한다. 또한, 상기 제 1 래치회로는 데이터가 래치될 수 있도록 인버터(I1 및 I2)가 병렬 접속되어 구성되며, 상기 제 2 래치회로는 데이터가 래치될 수 있도록 인버터(I3 및 I4)가 병렬 접속되어 구성되고, 상기 제 2 래치회로의 제 2 인에이블 단자는 상기 프로그램 인에이블 신호 입력단자에 접속된 것을 특징으로 한다.
도 1은 종래의 플래쉬 메모리 장치를 설명하기 위한 블록도.
도 2는 종래 플래쉬 메모리 장치의 프로그램 동작을 설명하기 위한 메모리 셀의 회로도.
도 3은 본 발명에 따른 플래쉬 메모리 장치를 설명하기 위한 블록도.
도 4는 도 3에 도시된 데이터 저장 회로의 상세 회로도.
도 5는 본 발명에 따른 플래쉬 메모리 장치의 프로그램 동작을 설명하기 위한 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
1 및 21 : 메모리 셀 어레이 2 및 22 : 로우 디코더
3 및 23 : 컬럼 디코더 4 : 실리콘 기판
5 : 터널 산화막 6 : 플로팅 게이트
7 : 유전체막 8 : 콘트롤 게이트
9 : 드레인 10 : 셀렉트 게이트 산화막
11 : 셀렉트 게이트 12 : 소오스
24 : 데이터 저장 회로 25A 및 25B : 제 1 및 제 2 래치회로
본 발명은 셀렉트 게이트에 인가되는 바이어스 전압에 의해 선택적으로 동작되는 스프리트형 플래쉬 메모리 셀을 이용한다. 이를 이용하면 하나의 컬럼에 존재하는 여러 메모리 셀들을 프로그램시킬 수 있는데, 그러면 이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 3은 본 발명에 따른 플래쉬 메모리 장치를 설명하기 위한 블록도로서, 도4를 참조하여 설명하면 다음과 같다.
본 발명에 따른 플래쉬 메모리 장치는 메모리 셀 어레이(21), 로우 디코더(22), 컬럼 디코더(23) 및 데이터 저장 회로(24)를 포함한다.(여기서 기타 주변회로의 설명은 생략하기로 한다.) 상기 메모리 셀 어레이(21)는 워드라인과 비트라인간에 다수의 메모리 셀이 매트릭스 방식으로 접속되어 구성되고, 상기 로우 디코더(22)는 상기 데이터 저장 회로(24)로부터 공급되는 출력 데이터에 따라 선택된 메모리 셀의 셀렉트 게이트로 바이어스 전압을 공급하도록 구성된다. 그리고 상기 컬럼 디코더(23)는 어드레스 신호(Ds)를 공급받으며 상기 비트 라인을 통해 선택된 메모리 셀의 드레인으로 바이어스 전압을 공급하도록 구성되는데, 그러면 여기서 본 발명이 제공하는 상기 데이터 저장 회로(24)를 도 4를 통해 설명하기로 한다.
데이터 입력단자(Din) 및 노드(N1)간에 제 1 클록신호(CL1)에 의해 동작되는 트랜지스터(Q1)가 접속되며 상기 노드(N1) 및 노드(N2)간에는 데이터를 랫치(Latch)할 수 있도록 인버터(I1 및 I2)가 병렬 접속된 제 1 래치회로(25A)가 접속된다. 그리고 상기 노드(N2) 및 노드(N3)간에는 제 2 클록신호(CL2)에 의해 동작되는 트랜지스터(Q2)가 접속되며 상기 노드(N3) 및 데이터 출력단자(Q)간에는 데이터를 랫치할 수 있도록 인버터(I3 및 I4)가 병렬 접속된 제 2 래치회로(25B)가 접속된다. 프로그램 인에이블 신호 입력단자(PE) 및 상기 인버터(I3)의 제 1 인에이블 단자간에는 인버터(I5)가 접속되며, 또한 상기 프로그램 인에이블 신호 입력단자(PE)는 상기 인버터(I3)의 제 2 인에이블 단자와 접속된다. 그리고 상기 노드(N1) 및 노드(N3)와 접지간에는 리세트(Reset) 신호 입력단자(RS)를 통해 입력되는 신호에 의해 동작되는 트랜지스터(Q3 및 Q4)가 각각 접속된다. 그러면 상기와 같이 구성된 플래쉬 메모리 장치의 프로그램 동작을 도 5를 참조하여 설명하면 다음과 같다.
상기 컬럼 디코더를 통해 어드레스 데이터가 상기 메모리 셀 어레이(21)의 비트라인에 공급된 상태에서 도 5에 도시된 바와 같이 상기 프로그램 인에이블 신호 입력단자(PE)를 통해 프로그램 인에이블 신호가 입력되면 상기 인버터(I3)는 인에이블된다. 그리고 상기 데이터 입력단자(Din)를 통해 프로그램 데이터가 입력되며 상기 제 1 클록신호(CL1)가 하이(High) 상태로 입력되면 상기 트랜지스터(Q1)의 턴-온(Turn-On)에 의해 입력된 프로그램 데이터는 상기 제 1 래치회로(25A)에 래치된다. 이때 상기 제 2 클록신호(CL2)는 상기 제 1 클록신호(CL1)와 반대의 위상을 갖기 때문에 상기 트랜지스터(Q2)는 턴-오프(Turn-Off)된다. 이후 상기 제 1 클록신호(CL1)가 로우(Low) 상태로 천이되면 상기 트랜지스터(Q2)의 턴-온에 의해 상기 제 1 래치회로(25A)에 래치된 데이터는 상기 트랜지스터(Q2)를 통해 상기 제 2 데이터 래치회로(25B)에 래치된다.
상기한 바와 같이 상기 제 1 및 제 2 클록신호(CL1 및 CL2)의 변화에 따라 입력되는 프로그램 데이터는 상기 제 1 및 제 2 래치회로(25A 및 25B)에 순차적으로 래치된 후 상기 로우 디코더(22)를 통해 상기 메모리 셀 어레이(21)의 워드라인으로 공급된다. 상기 도 5에 프로그램 데이터(q0 내지 q7)가 순차적으로 천이되는 과정이 도시된다. 이와 같이 상기 제 1 및 제 2 래치회로(25A 및 25B)에 래치된 데이터는 상기 로우 디코더(22)에 순차적으로 입력되고 로우 어드레스에 관계없이 상기 메모리 셀 어레이(21)의 워드라인으로 공급된다. 그러므로 상기 플래쉬 메모리 장치는 선택된 하나의 컬럼에 존재하는 모든 메모리 셀들을 상기 입력된 프로그램 데이터에 따라 프로그램시킨다. 참고적으로 상기 리세트 신호 입력단자(RS)를 통해 하이 상태의 리세트 신호가 입력되면 상기 트랜지스터(Q3 및 Q4)의 턴-온에 의해 상기 제 1 및 제 2 래치회로(25A 및 25B)는 초기화된다.
상술한 바와 같이 본 발명은 하나의 컬럼에 존재하는 메모리 셀의 드레인과 접속된 비트라인에 바이어스 전압이 인가된 상태에서 입력되는 프로그램 데이터가 데이터 저장 회로에 순차적으로 래치되도록 하고, 상기 래치된 프로그램 데이터가 로우 디코더를 통해 메모리 셀 어레이에 존재하는 메모리 셀의 셀렉트 게이트와 접속된 워드라인에 공급되도록 한다. 이와 같은 프로그램 동작은 드레인에 인가되는 바이어스 전압에 의해 메모리 셀의 프로그램이 결정되는 종래의 플래쉬 메모리 장치와는 다르며, 따라서 본 발명을 이용하면 멀티 비트 프로그램이 가능해지고 드레인에 인가되는 스트레스도 효과적으로 감소된다. 또한 스프리트형의 게이트 전극을 갖는 메모리 셀은 소오스측 주입(Source Side Injection) 방식을 이용하기 때문에 드레인측 주입 방식을 이용하는 적층형 게이트의 메모리 셀에 비해 프로그램 전류가 적다. 그러므로 본 발명을 이용하는 경우 효율적인 멀티 비트 프로그램 동작이 가능해진다.

Claims (5)

  1. 워드라인과 비트라인간에 다수의 메모리 셀이 매트릭스 방식으로 접속된 메모리 셀 어레이와,
    상기 워드라인을 통해 선택된 메모리 셀의 셀렉트 게이트로 바이어스 전압을 공급하기 위한 로우 디코더와,
    어드레스 신호를 공급받으며 상기 비트 라인을 통해 선택된 메모리 셀의 드레인으로 바이어스 전압을 공급하기 위한 컬럼 디코더를 포함하는 플래쉬 메모리 장치에 있어서,
    제 1 및 제 2 클록신호의 입력에 따라 입력되는 프로그램 데이터를 순차적으로 래치시키며, 래치된 상기 프로그램 데이터를 상기 로우 디코더를 통해 선택된 메모리 셀의 셀렉트 게이트와 접속된 상기 워드라인으로 공급하도록 구성된 데이터 저장 회로를 더 포함하는 것을 특징으로 하는 플래쉬 메모리 장치.
  2. 제 1 항에 있어서,
    상기 데이터 저장 회로는 데이터 입력단자 및 노드(N1)간에 접속되며 제 1 클록신호에 의해 동작되는 트랜지스터(Q1)와,
    상기 노드(N1) 및 노드(N2)간에 접속된 제 1 래치회로와,
    상기 노드(N2) 및 노드(N3)간에 접속되며 제 2 클록신호에 의해 동작되는 트랜지스터(Q2)와,
    상기 노드(N3) 및 데이터 출력단자간에 접속된 제 2 래치회로와,
    프로그램 인에이블 신호 입력단자 및 상기 제 2 래치회로의 제 1 인에이블 단자간에 접속된 인버터와,
    상기 노드(N1) 및 노드(N3)와 접지간에 접속되며 리세트 신호 입력단자를 통해 입력되는 신호에 의해 동작되는 트랜지스터(Q3 및 Q4)로 이루어지는 것을 특징으로 하는 플래쉬 메모리 장치.
  3. 제 2 항에 있어서,
    상기 제 1 래치회로는 데이터가 래치될 수 있도록 인버터(I1 및 I2)가 병렬 접속되어 구성된 것을 특징으로 하는 플래쉬 메모리 장치.
  4. 제 2 항에 있어서,
    상기 제 2 래치회로는 데이터가 래치될 수 있도록 인버터(I3 및 I4)가 병렬 접속되어 구성된 것을 특징으로 하는 플래쉬 메모리 장치.
  5. 제 2 항에 있어서,
    상기 제 2 래치회로의 제 2 인에이블 단자는 상기 프로그램 인에이블 신호 입력단자에 접속된 것을 특징으로 하는 플래쉬 메모리 장치.
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