JP2664682B2

JP2664682B2 - 不揮発性半導体記置装置

Info

Publication number: JP2664682B2
Application number: JP16162587A
Authority: JP
Inventors: 弘岩橋
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1987-06-29
Filing date: 1987-06-29
Publication date: 1997-10-15
Anticipated expiration: 2012-10-15
Also published as: JPS645072A

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明は、電気的にデータの書換えが可能な不揮発
性半導体記憶装置に関する。（従来の技術）一般に、この種の半導体記憶装置、いわゆるEEPROMの
メモリセルにあっては、ゲート酸化膜よりもはるかに薄
い100Å程度の酸化膜を介して浮遊ゲートに電子を注入
したり、放出したりすることによりデータの書換えを行
なっている。第14図は、このようなメモリセルを構成す
るセルトランジスタのシンボル図で、制御ゲート電圧を
V_CG、ドレイン電圧をV_D、ソース電圧をV_S、およびドレ
イン電流をI_Dとすると、制御ゲート電圧V_CGに対するド
レイン電流I_Dは第15図に示すような特性を示す。第15図
において、曲線11はイニシャル状態の特性、曲線12は浮
遊ゲートに電子を注入した時の特性であり、電子の注入
により閾値電圧が上昇している。また、曲線13は浮遊ゲ
ートから電子を放出した状態の特性であり、電子の放出
により閾値電圧が低下して負になっている。このような
セルトランジスタを用いたメモリセルでは、上記曲線12
と13の特性を利用してデータの“0"と“1"を記憶する。第16図は、上記第14図に示したセルトランジスタをマ
トリックス状に配列して構成したEEPROMの回路構成例を
示しており、現在市販されているEEPROMはこのような回
路構成が多い。図示する如く、各セルトランジスタCTに
は選択用のMOSトランジスタSTが直列接続され、１つの
メモリセル14が２つのトランジスタCT,STで構成されて
いる。上記のような構成において、セルトランジスタCTの浮
遊ゲートに電子を注入する場合には、選択用トランジス
タSTのゲートおよびセルトランジスタCTの制御ゲートに
高電圧V_G,V_CGを印加するとともに、列線15を0Vに設定す
る。一方、電子を放出する時には、選択用トランジスタ
STのゲートと列線15を高電圧に設定するとともに、セル
トランジスタCTの制御ゲートを0Vに設定する。これによ
って、セルトランジスタCTのドレインに高電圧が印加さ
れ、浮遊ゲートからドレインに電子が放出される。第17図（ａ）は、上記第16図に示した回路における一
点鎖線で囲んだ領域16のパターン平面図で、この第17図
（ａ）のＡ−Ａ′線に沿った断面構成を第17図（ｂ）に
示す。第17図（ａ），（ｂ）において、前記第16図に対
応する部分には同じ符号を付しており、17はセルトラン
ジスタCTのソース領域、18はセルトランジスタCTのドレ
イン且つ選択用トランジスタSTのソース領域、19は選択
用トランジスタSTのドレイン領域、20はセルトランジス
タCTの浮遊ゲート、21はセルトランジスタCTの制御ゲー
ト、22は選択用トランジスタSTのゲート、23は薄い酸化
膜部、24は列線15と選択用トランジスタSTのとのコンタ
クト部である。しかし、上述したような構成では、１つのメモリセル
を２個のトランジスタで形成しているため、メモリセル
サイズが大きくなり、チップコストも高くなる欠点があ
る。このため、１つのメモリセルを１個のトランジスタ
で形成できる紫外線消去型不揮発性半導体記憶装置、い
わゆるUVEPROMが注目されている。UVEPROMは、１つのメ
モリセルを１個のトランジスタのみで形成しているの
で、同じ面積のチップであればEEPROMの２倍の容量が得
られ、同じメモリ規模（容量）であればチップサイズを
小さくできるため、EEPROMよりも普及率が高い。しかし
ながら、UVEPROMは、メモリセルへ電子を注入する際は
チャネルに電流を流し、ドレイン近傍でホットエレクト
ロンを発生させてこれを浮遊ゲートに注入するので大電
流が必要である。このため、外部にプログラムのための
電源が必要となる。これに対し、上記EEPROMは、トンネ
ル効果を利用して浮遊ゲートからの電子の放出，注入を
行なうので、チップ内に設けた昇圧回路からの高電圧で
データの書込みが行なえる。従って、5Vの単一電源で使
用できるという利点がある。このように、EEPROMとUVEPROMには一長一短がある
が、もしEEPROMのメモリサイズが小さくできUVEPROM並
のサイズになって低コスト化できれば、5Vの単一電源で
使用できるのでユーザーに取っては利用し易いといえ
る。（発明が解決しようとする問題点）上述したように、従来のEEPROMは単一電源で動作でき
るという利点があるにもかかわらず、UVEPROMよりもメ
モリセルサイが大きくなりコスト高となる欠点がある。この発明は上記のような事情に鑑みてなされてもの
で、その目的とするところは、電気的にデータの書換え
が可能でありながらメモリサイズを小さくできるととも
に低コスト化が図れる不揮発発性半導体記憶装置を提供
することである。［発明の構成］（問題点を解決するための手段と作用）すなわち、この発明においては、上記の目的を達成す
るために、メモリセルを一端が列線に接続されゲートが
行線に接続される選択用トランジスタと、この選択用ト
ランジスタの他端と接地点間に直列接続され、制御ゲー
トに行線が接続される電気的に書換えが可能な複数のセ
ルトランジスタとから構成している。このような構成によれば、選択用トランジスタを複数
のセルトランジスタで共用できるので、メモリセルをほ
ぼ１つのセルトランジスタで形成できることになり、セ
ルサイズを縮小して低コスト化が図れる。（実施例）以下、この発明の一実施例について図面を参照して説
明する。第１図はメモリセル部とその周辺回路部とを示
すもので、データ入力回路25の出力Ｄは、一端が高電圧
電源Vpに接続されたＮチャネル型MOSトランジスタ26の
ゲートに供給される。このトランジスタ26の他端と接地
点（基準電位）間には選択用トランジスタSTおよびセル
トランジスタCT1〜CT4が直列接続される。上記選択用ト
ランジスタSTのゲートにはセルトランジスタCT1〜CT4を
選択するための信号X1が供給され、上記セルトランジス
タCT1〜CT4の制御ゲートにはそれぞれ、これらのセルト
ランジスタCT1〜CT4を選択するための信号W1〜W4が供給
される。上記トランジスタ26と選択用トランジスタSTと
の接続線（ノードN1）には、読出し時に“1"レベル、プ
ログラム時に“0"レベルとなる信号Ｒで導通制御される
Ｎチャネル型MOSトランジスタ27の一端が接続され、こ
のトランジスタ27の他端にはデータ検出回路28の入力端
が接続される。また、このデータ検出回路28の入力端側
ノードN2と電源Ｖ間には、ゲートがこのノードN2に接続
されたＰチャネル型のMOSトランジスタ29が読出し時の
負荷として接続されて成る。なお、ここでは便宜上選択用トランジスタSTとセルト
ンランジスタCT1〜CT4との組合わせをメモリセルと称す
るが、このメモリセルは一般のものと異なり、１つのメ
モリセルで４ビット（直列接続されたセルトランジスタ
の数に対応するビット数）のデータを記憶するものであ
り、従来の４つのメモリセルと等価なものである。次に、上記のような構成において動作を説明する。第
２図は、上記第１の回路におけるプログラム時の各信号
のタイミングチャートである。まず、信号Ｒを“0"レベ
ルに設定してトランジスタ27をオフ状態とし、時刻t0に
おいて信号X1およびW1〜W4を高電圧レベルに設定し、従
来と同様にして後述する第４図及び第５図に示すセルト
ランジスタの薄い酸化膜（膜厚100Å程度）33を介し
て、セルトランジスタCT1〜CT4の浮遊ゲートに電子を注
入する。次の時刻t1〜t4のタイミングで上記信号W4〜W1
を順次0Vに設定する。これらの信号W1〜W4を0Vに設定し
た時、データ入力回路25から出力されるデータＤが“1"
レベルであればトランジスタ26がオン状態となり、高電
圧電源V_Pからこのトランジスタ26および選択用トランジ
スタSTを介して対応するセルトランジスタのドレインに
高電圧が印加され、トンネル効果によって浮遊ゲートか
ら電子が放出される。第２図では信号W3およびW1を0Vに
設定した時に、データＤが“1"レベルとなっているので
（時刻t2〜t3,時刻t4〜t5）、セルトランジスタCT3およ
びセルトランジスタCT1の浮遊ゲートに注入された電子
が放出される。ここで重要なのは、制御ゲートに0V、ド
レインに高電圧を印加することではなく、トンネル効果
が起こる領域の電界の強さであって、各セルトランジス
タに選択的にトンネル効果が生ずる電界を印加すること
で、各セルトランジスタに選択的にデータをプログラム
する。例えば、セルトランジスタCT4は、時刻t1以降に
おいて、トンネル効果が起こる領域ではトンネル効果が
生ずる電界とはならないので、浮遊ゲートの電子の授受
は行われない。時刻t0〜t1間において、セルトランジスタCT1〜CT4の
浮遊ゲートに注入された電子は、時刻t1〜t2間、時刻t2
〜t3間、時刻t3〜t4間、及び時刻t4〜t5間にデータＤが
“1"レベルか“0"レベルかに応じてセルトランジスタCT
1〜CT4の浮遊ゲートから電子を放出するか否かによって
プログラムが行われる。時刻t1〜t2間のタイミングでは、信号X1およびW1〜W3
が高電圧レベルに設定され、選択トランジスタSTおよび
セルトランジスタCT1〜CT3はオンする。この時、信号W4
は0Vに設定され、更にデータＤは“0"レベルであるの
で、トランジスタ26はオフしており、セルトランジスタ
CT4には高電圧は印加されないので、このセルトランジ
スタCT4の浮遊ゲートに注入された電子は放出されな
い。時刻t2〜t3間のタイミングでは、信号X1およびW1,W2
が高電圧レベルに設定され、選択トランジスタSTおよび
セルトランジスタCT1,CT2はオンする。この時、信号W3
は0Vに設定され、更にデータＤは“1"レベルであるの
で、トランジスタ26がオンし、セルトランジスタCT3に
高電圧が印加される。この時、セルトランジスタCT3の
制御ゲートには、0Vが印加されているので、薄い絶縁膜
に加わる電界が大きくなってトンネル効果が起こり、こ
のセルトランジスタCT3の浮遊ゲートに注入された電子
が放出される。この際、トランジスタ26とセルトランジ
スタCT4との間には上記セルトランジスタCT3が存在して
いるので、セルトランジスタCT4に高電圧が加わること
はなく、セルトランジスタCT3に対してのみプログラム
が行なわれる。時刻t3〜t4間のタイミングでは、信号X1およびW1か高
電圧レベル、信号W2〜W4が0Vに設定される。この時、デ
ータＤは“0"レベルであるので、トランジスタ26はオフ
し、セルトランジスタCT2には高電圧は印加されないの
で、このセルトランジスタCT2の浮遊ゲートに注入され
た電子は放出されない。時刻t4〜t5間のタイミングでは、信号X1が高電圧レベ
ル、信号W1〜W4が0Vに設定され、選択トランジスタSTは
オンしている。この時、データＤは“1"レベルであるの
で、トランジスタ26はオンし、セルトランジスタCT1に
高電圧が印加されるので、薄い絶縁膜に加わる電界が大
きくなってトンネル効果が起こり、このセルトランジス
タCT1の浮遊ゲートに注入された電子が放出される。こ
の際、トランジスタ26とセルトランジスタCT2〜CT4との
間には、上記セルトランジスタCT1が存在しているの
で、セルトランジスタCT2〜CT4に高電圧が加わることは
なく、セルトランジスタCT1に対してのみプログラムが
行なわれる。一方、データの読出し時には、信号ＲおよびX1を“1"
レベルに設定するとともに、読出したいセルトランジス
タの制御ゲートを0Vに設定する。この時、他のセルトラ
ンジスタのゲートは“1"レベルに設定する。第３図のタ
イミングチャートは、セルトランジスタCT4〜CT1から順
次データを読出す場合のもので、時刻t0,t1間にセルト
ランジスタCT4から、時刻t1,t2間にセルトランジスタCT
3から、時刻t2,t3間にセルトランジスタCT2から、時刻t
3,t4間にセルトランジスタCT1からそれぞれデータを読
出す。今、信号W1を0Vに、信号W2〜W4を“1"レベルに設
定したとすると、セルトランジスタCT1からデータが読
出される。前述したようにプログラムを行なったものと
すると、セルトランジスタCT1の浮遊ゲートからは電子
が放出されているため、その閾値電圧は負になっており
信号W1が0Vでもオンする。他のセルトランジスタCT2〜C
T4の制御ゲートは“1"レベルであるのでオン状態であ
る。よって、全てのセルトランジスタCT1〜CT4がオン状
態となり、ノードN2の電位が低下する。これをデータ検
出回路28で検出してセルトランジスタCT1からデータを
読出す。また、信号W2が0VとなってセルトランジスタCT
2が選択された場合は、このセルトランジスタCT2には電
子が注入されたままであるので、制御ゲートが0Vであれ
ばオフ状態となる。よって、ノードN2はトランジスタ29
によって充電され、これをデータ検出回路28によって検
出する。なお、電子が注入された状態でのセルトランジ
スタCT1〜CT4の閾値電圧は、その制御ゲートが“1"レベ
ルになった時にオン状態となるように設定する必要があ
る。第４図（ａ）〜（ｃ）は、前記第１図におけるセルト
ランジスタCT1〜CT4に適したトランジスタの構成例を示
すもので、チャネル領域上の絶縁膜の一部を100Å程度
の薄い酸化膜で形成してセルサイズを縮小したものであ
る。（ａ）図はパターン平面図、（ｂ）図は（ａ）図の
Ｂ−Ｂ′線に沿った断面図、（ｃ）図は（ａ）図のＣ−
Ｃ′線に沿った断面図で、30はＰ型シリコン基板、31,3
2はN⁺型のソース，ドレイン領域、33は薄い酸化膜、34
は浮遊ゲート、35は制御ゲートである。第５図（ａ），（ｂ）は、前記第１図におけるセルト
ランジスタCT1〜CT4に適した他の構成例を示すもので、
チャネル領域上の全部の絶縁膜を100Å程度の薄い酸化
膜33で形成している。第５図において前記第４図と同一
部分には同じ符号を付しており、（ａ）図はパターン平
面図、（ｂ）図は（ａ）図のＣ−Ｃ′線に沿った断面図
である。第６図（ａ），（ｂ）は、前記第１図におけるセルト
ランジスタCT1〜CT4に適した更に他の構成例を示すもの
で、チャネル領域の一部がディプレッション型トランジ
スタになっている。（ａ）図はパターン平面図、（ｂ）
図は（ａ）図のＢ−Ｂ′線に沿った断面図である。この
ような構成では、電子の注入量が多すぎて制御ゲートに
“1"レベルの信号が供給されてもセルトランジスタがオ
ンしない閾値電圧になった場合でも、N^-型の不純物領域
36によってソース，ドレイン領域31,32間がつながって
いるため電流が流れる。このような構成のセルトランジ
スタからのデータの読出しは、制御ゲートに“0"レベル
の電位が印加された時、浮遊ゲートに電子が注入されて
いるか否かで生ずる電流量の違いを検出することによっ
て行なう。第７図は、前述したメモリセルをマトリックス状に配
置して構成した不揮発性半導体記憶装置の構成例を示し
ている。第７図において、37は行デコーダ、38は第１の
列デコーダ、39は第２の列デコーダであり、データ入出
力線IO1〜1O8にはそれぞれ前記第１図における一点鎖線
で囲んだ回路が接続される。上記行デコーダ37は、信号
X1,X2,…、信号W11,W12,…、W1n、信号W21,W22,…,W2
n、を出力してメモリセルアレイの行方向を選択するも
のである。また、上記列デコーダ38は、信号Y1,Y2,…,Y
mを出力して列選択MOSトランジスタQ1〜Qmを選択的に導
通制御することによりメモリセルブロックB1〜Bmの中の
１つにデータ入出力線IO1〜IO8を介してプログラムする
データを供給、あるいは読出しデータを導出するための
ものである。一方、上記列デコーダ39は、信号Z2〜Zmを
出力してディプレッション型のアレイ分割MOSトランジ
スタQD2〜QDmを選択的に導通制御することによりプログ
ラム時にメモリセルブロックB1〜Bmを順次指定するため
のものである。上記のような構成において、プログラムは行デコーダ
27から遠い位置のメモリセルから行なわれる。第８図は
このプログラム時の各信号のタイミングチャートであ
る。すなわち、メモリセルブロックBmの信号線X1に接続
されたメモリセルからプログラムされる。このプログラ
ムの際には、信号X1,Ym,Z2〜Zmとして高電圧を印加す
る。この状態で、まず信号W11〜W1nを高電圧に設定して
全てのセルトランジスタの浮遊ゲートに電子を注入す
る。次に、信号W1nからW11に向かって順次“0"レベルに
設定して行く。この際、制御ゲートが“0"レベルの状態
でプログラムデータがデータ入出力線IO1〜IO8、列選択
トランジスタQm、および選択用トランジスタSTmをそれ
ぞれ介してドレインに高電圧が印加された時のみ電子が
放出され、個々のセルトランジスタにデータがプログラ
ムされる。第９図は、読み出し時のタイミングチャートを示して
おり、選択するメモリセルに対応した信号X,Yが“1"レ
ベルとなる。また、選択したメモリセルの各セルトラン
ジスタに対応する信号W11〜W1nの中の１つが“0"レベル
となり、非選択のセルトランジスタの制御ゲートは全て
“1"レベルとなる。これによって、前記第１図の場合と
同様にデータが読出される。第10図は、上記信号W11〜W1nのレベルを真理値表にま
とめたもので、入力されるデータＩが“1"レベルの時信
号W11〜W1nは全て“1"レベルとなってセルトランジスタ
の浮遊ゲートに電子が注入される。また、データＩが
“0"レベルでＲが“0"レベルの時は個々にプログラムが
行なわれ、Ｒが“1"レベルの時はデータが読み出され
る。第11図は、読出し時の各信号X1,X2,W11〜W14、および
W21〜W24の真理値表を３つのアドレスA0〜A2の場合につ
いて示している。なお、この例では、読出し時、例えば
X1＝０ならば信号W11〜W14を全て“0"レベルにしたが、
これはX1＝１の時と同じようにW11〜W14の内の１つを
“0"レベルにしても良い。第12図は、この発明の他の実施例を示すもので、前記
第１図におけるセルトランジスタCT4と接地点間にプロ
グラム時に“0"レベル、読出し時に“1"レベルとなる信
号φで導通制御されるＮチャネル型のMOSトランジスタ4
0を設けたものである。第12図において、前記第１図と
同一構成部分には同じ符号を付してその詳細な説明は省
略する。このような構成によれば、プログラム時にドレ
インに高電圧が印加された時、セルトランジスタCT1〜C
T4からのリーク電流があったとしてもこのリーク電流を
トランジスタ40で遮断できるので、ドレイン電位の低下
を防いでプログラム特性の悪化を防止できる。なお、こ
のトランジスタ40は複数のセルブロックで共用しても良
い。第13図は、前記第１図の回路をマトリックス状に形成
する際の他の構成例を示している。この回路は、前記第
７図のメモリセルブロックB1〜Bmの１つのブロックに対
応しており、このような構成ではセルトランジスタの制
御ゲートに信号X1,X2,…で制御されるMOSトランジスタQ
T1,QT2,…を設け、これらのトランジスタQT1,QT2,…を
介して信号を入力しているので、信号W11,W12,…と対応
するメモリブロックへ入力されるところの信号Z2,Z3,
…,Zm等と論理を取って対応するメモリブロックへ入力
される信号W1n1,…,W121,W111が高電圧になるようにし
てやれば、どのメモリブロックからでも自由にプログラ
ムできる。この際、アルミの２層配線を用い、信号W11
1,W121,…,W1n1を２層目のアルミ配線で配線すれば、信
号W111,W121,…,W1n1の配線を増やしたことによるチッ
プサイズの増加は少なくて済む。また、各列線毎にラッチ回路を設けておき、これらの
ラッチ回路に書込むべきデータをラッチするようにし、
１行分のメモリセルのラッチされたデータに基づいて各
列線の電位を高電位にしたり0Vにしたりすれば、１行分
の全列線のメモリセルを全てプログラム出来るので、前
記第７図に示したアレイ分割MOSトランジスタ QD2〜QD
mを省略することが出来る。［発明の効果］以上説明したようにこの発明によれば、電気的にデー
タの書換えが可能でありながらメモリセルサイズを小さ
くでき、低コスト化が図れる不揮発性半導体記憶装置が
得られる。

【図面の簡単な説明】第１図はこの発明の一実施例に係わる不揮発性半導体記
憶装置について説明するための図、第２図および第３図
はそれぞれ上記第１図の回路の動作を説明するためのタ
イミングチャート、第４図ないし第６図はそれぞれ上記
第１図の回路におけるセルトランジスタの構成例を示す
図、第７図は上記第１図のセルトランジスタをマトリッ
クス状に配置して形成したメモリの構成例を示す図、第
８図および第９図はそれぞれ上記第７図の回路の動作を
説明するためのタイミングチャート、第10図および第11
図はそれぞれ上記第７図の回路における各信号のレベル
を示す図、第12図および第13図はそれぞれこの発明の他
の実施例について説明するための図、第14図はセルトラ
ンジスタのシンボルを示す図、第15図は上記第14図に示
したセルトランジスタの制御ゲート電圧−ドレイン電流
特性を示す図、第16図は上記第14図のセルトランジスタ
を用いて構成したEEPROMの回路構成例を示す図、第17図
は上記第16図の回路のパターン構成例を示す図である。 ST……選択用トランジスタ、CT1〜CT4……セルトランジ
スタ、40……プログラム時に遮断されるトランジスタ、
37……行デコーダ、IO1〜IO8……データ入出力線、Q1〜
Qm……列選択トランジスタ、38……第１の列デコーダ、
QD2〜QDm……アレイ分割トランジスタ、39……第２の列
デコーダ、QT1,QT2,… ……トランジスタ。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 29/792

Claims

(57)【特許請求の範囲】１．各制御ゲートに行線がそれぞれ接続され、電流通路
が直列接続され、電気的にプログラムが可能な複数のセ
ルトランジスタと、これら複数のセルトランジスタの一
端に接続され、これら複数のセルトランジスタを選択す
る選択用トランジスタと、上記複数のセルトランイジタ
の他端と基準電位間に設けられ、プログラム時に遮断さ
れることにより、上記複数のセルトランジスタの電流通
路を介して流れる電流を遮断する電流遮断用トランジス
タとを有するメモリセルが行および列方向にマトリック
ス状に配列されたメモリセルアレイを備え、上記メモリセルアレイにおける同一行の上記セルトラン
ジスタの上記制御ゲートは、上記行線に共通に接続さ
れ、上記選択用トランジスタが非選択の時には、この非
選択な選択用トランジスタに接続される上記複数のセル
トランジスタの制御ゲートをそれぞれ0Vに設定し、同一
列上の上記メモリセルのセルトランジスタには上記行線
を介して、アドレス信号に応答して選択されたメモリセ
ルと非選択なメモリセルとで互いに異なるデコード信号
が供給されるようにしてなり、上記各セルトランジスタは、ソース，ドレイン領域と、
これらソース，ドレイン領域間のチャネル領域上に設け
られ、トンネル効果を起こし得る膜厚の第１の絶縁膜
と、この第１の絶縁膜上に設けられた浮遊ゲートと、上
記浮遊ゲート上に設けられた第２の絶縁膜と、上記第２
の絶縁膜上に設けられた上記制御ゲートとを具備し、上記チャネル領域上の第１の絶縁膜を介して上記浮遊ゲ
ートに電子を注入または放出することによりプログラム
し、上記浮遊ゲート中の電子の量に応じた上記セルトラ
ンジスタのチャネル領域の導通状態または遮断状態に基
づいて記憶データの読み出しを行うことを特徴とする不
揮発性半導体記憶装置。２．一端が列線に接続されゲートが第１の行線に接続さ
れる選択用トランジスタと、この選択用トランジスタの
他端に電流通路の一端が直列接続され、制御ゲートに第
２の行線が接続される電気的にプログラムが可能な複数
のセルトランジスタと、上記複数のセルトランジスタの
上記電流通路の他端と基準電位間に設けられ、プログラ
ム時に遮断されることにより上記複数のセルトランジス
タの電流通路を介して流れる電流を遮断する電流遮断用
トランジスタとから成るメモリセルがマトリックス状に
配置されたメモリセルアレイと、上記各メモリセルを構
成するセルトランジスタおよび選択用トランジスタにそ
れぞれ上記第２の行線および上記第１の行線を介してデ
コード信号を供給する行デコーダと、上記列線とデータ
入出力線間にそれぞれ設けられる列選択トランジスタ
と、この列選択トランジスタを選択的に導通制御する列
デゴーダとを具備し、上記メモリセルアレイにおける同一行の上記セルトラン
ジスタの上記制御ゲートは、上記第２の行線に共通に接
続され、上記選択用トランジスタが非選択の時には、こ
の非選択な選択用トランジスタに接続される上記複数の
セルトランジスタの制御ゲートをそれぞれ0Vに設定し、
同一列上の上記メモリセルのセルトランジスタには上記
行デコーダから上記第２の行線を介して、アドレス信号
に応答して選択されたメモリセルと非選択なメモリセル
とで互いに異なるデコード信号が供給されるようにして
なり、上記各セルトランジスタはそれぞれ、ソース，ドレイン
領域と、これらソース，ドレイン領域間のチャネル領域
上に設けられ、トンネル効果を起こし得る膜厚の第１の
絶縁膜と、この第１の絶縁膜上に設けられた浮遊ゲート
と、上記浮遊ゲート上に設けられた第２の絶縁膜と、上
記第２の絶縁膜上に設けられた上記制御ゲートとを有
し、上記チャネル領域上の第１の絶縁膜を介して上記浮遊ゲ
ートに電子を注入または放出することによりプログラム
し、上記浮遊ゲート中の電子の量に応じた上記セルトラ
ンジスタのチャネル領域の導通状態または遮断状態に基
づいて記憶データの読み出しを行うことを特徴とする不
揮発性半導体記憶装置。３．前記第２の行線上に設けられ前記メモリセルアレイ
を複数のブロックに分割するアレイ分割トランジスタ
と、このアレイ分割トランジスタを選択的に導通制御す
ることによりプログラムを行なうメモリセルブロックを
指定する列デコーダとをさらに具備して成ることを特徴
とする特許請求の範囲第２項記載の不揮発性半導体記憶
装置。４．一端が列線に接続されゲートが第１の行線に接続さ
れる選択用トランジスタと、この選択用トランジスタの
他端に電流通路の一端が直列接続され、制御ゲートに第
２の行線が接続される電気的にプログラムが可能な複数
のセルトランジスタと、上記複数のセルトランジスタの
上記電流通路の他端と基準電位間に設けられ、プログラ
ム時に遮断されることにより上記複数のセルトランジス
タの電流通路を介して流れる電流を遮断する電流遮断用
トランジスタとから成るメモリセルがマトリックス状に
配置されたメモリセルアレイと、上記選択用トランジス
タにそれぞれ上記第１の行線を介してデコード信号を供
給する第１のデコーダと、上記第２の行線に上記第１の
デコーダからのデコード信号によりスイッチング制御さ
れるスイッチングトランジスタを介してデコード信号を
供給する第２のデコーダと、上記列線にデータを入力あ
るいは上記列線からデータを出力するために、上記列線
を選択する列デコーダとを具備し、上記メモリセルアレイにおける同一行の上記セルトラン
ジスタの上記制御ゲートは、上記第２の行線に共通に接
続され、上記選択用トランジスタが非選択の時には、こ
の非選択な選択用トランジスタに接続される上記複数の
セルトランジスタの制御ゲートをそれぞれ0Vに設定し、
同一列上に選択された上記メモリセルのセルトランジス
タには上記第２の行デコーダから上記スイッチングトラ
ンジスタおよび上記第２の行線を介してデコード信号を
供給し、同一列上の非選択な上記メモリセルのセルトラ
ンジスタには、上記スイッチングトランジスタをオフ状
態に設定して、上記第２の行デコーダからの行デコード
信号を供給しないようにして、アドレス信号に応答して
選択されたメモリセルと非選択なメモリセルとで互いに
異なるデコード信号が供給されるようにしてなり、上記各セルトランジスタは、ソース，ドレイン領域と、
これらソース，ドレイン領域間のチャネル領域上に設け
られ、トンネル効果を起こし得る膜厚の第１の絶縁膜
と、この第１の絶縁膜上に設けられた浮遊ゲートと、上
記浮遊ゲート上に設けられた第２の絶縁膜と、上記第２
の絶縁膜上に設けられた上記制御ゲートとを有し、上記チャネル領域上の第１の絶縁膜を介して上記浮遊ゲ
ートに電子を注入または放出することによりプログラム
し、上記浮遊ゲート中の電子の量に応じた上記セルトラ
ンジスタのチャネル領域の導通状態または遮断状態に基
づいて記憶データの読み出しを行うことを特徴とする不
揮発性半導体記憶装置。