KR20010013737A - 비휘발성 반도체 저장 장치용 구동 회로 - Google Patents

비휘발성 반도체 저장 장치용 구동 회로 Download PDF

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Abstract

본 발명은 비휘발성 반도체 저장 장치용 구동 회로에 관한 것으로서, 출력값(D, DN) 및 이런 출력값(D)에 상보적인 출력값(DN)을 반도체 저장 장치의 비트라인 및/또는 워드라인에 인가하는 레벨 컨버터 회로(10)를 가진다. 상기 반도체 저장 장치에 저장될 데이터를 임시 저장하는 래치 회로(11)가 입력 회로(12)와 레벨 컨버터 회로(10) 사이에 배치된다.

Description

비휘발성 반도체 저장 장치용 구동 회로 {CONTROL CIRCUIT FOR A NON-VOLATILE SEMI-CONDUCTOR MEMORY SYSTEM}
개별 저장 셀로부터 전하, 즉 데이터를 부가 또는 제거하기 위해, 비휘발성 반도체 저장 장치, 예를 들어 플래시 메모리와 전기적으로 소거가능한 프로그래머블 판독 전용 메모리(EEPROM)는 전형적으로 15 V의 전압을 요구한다. 또한 이런 전압은 5 V 정도가 되는 실질적으로 표준 공급 전압(Vdd)보다 더 높고, 아래에서 "고전압"으로서 참조될 것이다. 동작 모드에 따라서, 고전압은 반도체 저장 장치의 워드라인 또는 비트라인에, 또는 워드라인과 비트라인에 인가된다.
도 3은 소위 스택형 게이트 셀의 구조를 개략적으로 도시한다. 이런 스택형 게이트 셀은 반도체 기판(3)에 소스 영역(1)과 드레인 영역(2)을 가진다. 상기 소스 영역(1)과 드레인 영역(2)은 둘다 n+도핑되는 반면, 반도체 기판(3)은 p형 도핑된다. 상기 소스 영역(1)과 드레인 영역(2) 및 소스 영역(1)과 드레인 영역(2) 사이의 반도체 기판(3)의 채널 영역은 예를 들어 실리콘 이산화물로 이루어진 터널링 산화물층(4)을 가진다. 소스 영역(1)과 드레인 영역(2) 사이의 영역에서, 터널링 산화물층(4)에 있는 것은 다결정 실리콘으로 이루어진 부동 게이트(5)이다. 이런 부동 게이트(5)에서, 폴리간 유전체(6)와 제어 게이트(7)가 추가로 배치된다.
데이터를 소거하고 프로그램하기 위해, 소위 "파울러-노르드하임(Fowler Nordheim) 터널링"(FN 터널링)이 이런 스택형 게이트 셀에 사용될 수 있다. 소거 프로세스에서, 예를 들어 0 V가 드레인 영역(2)에 인가되고 +15 V가 제어 게이트(7)에 인가된다. 다음에 일렉트론이 채널 영역으로부터 터널링 산화물층(4)을 통해 부동 게이트(5)로 터널링된다. 프로그래밍때, 예를 들어 0 V가 제어 게이트(7)에 인가되고 +15 V가 드레인 영역(2)에 인가되며, 일렉트론이 부동 게이트(5)로부터 터널링 산화물 층(4)을 통해 드레인 영역(2)으로 터널링된다. 그러나, 또한 예를 들어 프로그래밍을 위해 제어 게이트(7)에 -11 V 및 드레인 영역(2)에 +4 V를 인가하는 것이 가능하다. 이것은 또한 일렉트론이 부동 게이트(5)로부터 드레인 영역(2)으로 터널링하도록 한다.
핫 일렉트론으로 프로그래밍(핫 e 프로그래밍)할 때, 예를 들면 +15 V가 제어 게이트(7)에 인가되고 +5 V가 드레인 영역(2)에 인가되고 0 V가 소스 영역(1)에 인가된다. 결과적으로, 일렉트론은 드레인 영역(2)으로부터 소스 영역(1)으로 이동하고, 동시에 터널링 산화물층(4)을 통해 부동 게이트(5)로 터널링한다.
EEPROM이 바이트식으로 프로그램되고 소거될 수 있는 반면, 플래시 메모리는 핫 일렉트론 또는 FN 터널링을 사용하여 바이트식으로 프로그램될 수 있고 FN 터널링에 의해 블록식으로 소거될 수 있다는 것이 공지되어 있다.
다른 타입의 저장 셀의 예로서, 도 4는 반도체 기판(3), n+도핑된 소스 영역(1), n+도핑된 드레인 영역(2), 터널링 산화물층(4), 부동 게이트(5), 폴리간 유전체(6) 및 제어 게이트(7)를 포함하는 소위 분할 게이트 셀을 도시한다. 또한 상기 제어 게이트(7)의 하강부는 상승된 제어 게이트(7)와 직렬 게이트(8)가 직렬로 접속된 2개의 NMOS 트랜지스터의 상호접속된 게이트로서 간주될 수 있기 때문에 직렬 게이트(8)로서 참조된다.
도 3에 도시된 스택 셀은 도면에서 오른쪽에 제시된 부호에 의해 묘사되는데, 여기에서 "CG"는 제어 게이트(7), "D"는 드레인 영역(2)의 접속부 및 "S"는 소스 영역(1)의 접속부를 지시한다.
도 3에 도시된 타입의 저장 셀은 도 5에 개략적으로 도시된 바와 같은 비트라인(BL0, BL1, BL2, BL3) 및 워드라인(WL0, WL1, WL2 및 WL3)을 가지는 반도체 메모리를 형성할 수 있다.
반도체 저장 장치에서, 개별 저장 셀을 소거 또는 프로그램하기 위해 선택된 워드라인 또는 비트라인에 선택적으로 고전압을 인가할 필요가 있다. 그러나, 반도체 저장 장치 외에도, 또한 예를 들어 15 V의 고전압에 의해 스위칭될 공급 전압보다 더 큰 일관성을 갖는 특별히 조정된 전압을 필요로 한다.
예를 들어, 하나의 중요한 응용은 음의 프로그래밍 전압을 사용한 플래시 메모리의 비트라인의 구동이다(예를 들어 R. Heinrich, W. Heinrigs, G. Tempel, J. Winnerl, T. Zettler, 국제 전자장치 회로(IEDM) 발표에서, 1993, 445 내지 448쪽 참조). 일정한 프로그래밍 조건을 얻기 위하여, 비트라인 전압은 예를 들어 이런 경우에 5 V로 조정되는 반면, 12 V가 워드라인에 인가된다. 또한 5.5 V의 공급 전압 이하가 되는 5 V의 이런 조정된 전압은 상기 용어 "고전압"에 포함될 것이다.
이런 구동 전압을 생성하기 위해, 고레벨의 일관성을 갖고 작은 공간을 요구하면서 요구된 전압을 운반하는 구동 회로를 가지는 것이 필요하다. 특히, US-A-5,293,561은 메모리 어레이와 리던던트 구성을 위한 메모리에 개별적으로 고전압을 공급하기 위한 전압 구동기 회로를 가지는 구동 회로를 개시하고 있다. 이런 공지된 구동 회로는 특히 출력값, 및 이런 출력값에 상보적인 출력값을 반도체 저장 장치에 이가할 수 있도록 하는 레벨 컨버터 회로를 가진다.
그러나, US-A-5,293,561에 따른 공지된 구동 회로는 어떤 데이터의 임시 저장을 허용하지 않기 때문에 비트라인 구동에 부적당하다. 더욱이, 공지된 구동 회로는 상당한 기술적 복잡성을 수반하는 부가적 부품으로서 공핍형의 NMOS 트랜지스터를 포함한다.
본 발명은 출력값과 이런 출력값에 상보적인 출력값을 반도체 저장 장치의 비트 라인 및/또는 워드 라인에 인가하는 레벨 컨버터 회로를 가지는, 비휘발성 반도체 저장 장치용 구동 회로에 관한 것이다.
도 1은 본 발명에 따른 구동 회로의 회로도.
도 2는 CMOS 트랜지스터 게이트를 도시하는 도면.
도 3은 스택 게이트 셀의 단면도.
도 4는 분할 게이트 셀의 단면도.
도 5는 워드라인과 비트라인을 갖는 저장 셀 매트릭스를 도시하는 도면.
본 발명의 목적은 작은 면적에 가장 적은 부품으로 형성될 수 있는 비휘발성 반도체 저장 장치용 구동 회로를 제공하는 것이며, 그결과 반도체 저장 장치의 저장 매트릭스의 그리드에서의 가장 협소한 공간에 구성될 수 있고 고전압 범위에서조차 고레벨의 일관성을 갖는 구동 전압을 출력시키는 것을 가능케 한다.
상기 목적을 달성하기 위해, 상기 언급된 타입의 구동 회로는 본 발명에 따르면 입력 회로와 레벨 컨버터 회로 사이에 놓이고 반도체 저장 장치에 저장될 데이터를 임시 저장하는 래치 회로에 의해 특징지워진다.
상기 래치 회로는 역병렬 접속된 2개의 인버터로 구성될 수 있다.
상기 입력 회로는 데이터 입력과 제1 데이터 출력 사이에 놓이는 소스-드레인 경로를 갖는 제1 MOS 트랜지스터, 및 접지와 제2 데이터 출력 사이에 놓이는 2개의 제2 및 제3 NMOS 트랜지스터로 구성되는 직렬 회로로 구성될 수 있고, 상기 제2 NMOS 트랜지스터의 게이트는 제1 NMOS 트랜지스터의 게이트에 접속되고 제3 NMOS 트랜지스터의 게이트는 제1 NMOS 트랜지스터의 소스 또는 드레인에 접속된다. 또한 이런 입력 회로는 어떤 신호 및 간단한 수단을 사용하여 그것에 대해 반전된 어떤 신호를 생성할 것이 필요하다면 구동 회로로부터 개별적으로 사용될 수 있다는 것이 강조되어야 한다.
본 발명에 따른 구동 회로는 작은 면적에 적은 부품으로 형성될 수 있고, 그결과 반도체 저장 장치의 저장 매트릭스의 그리드에서의 가장 협소한 공간에 수용될 수 있다. 상기 입력 회로는 단지 3개의 NMOS 트랜지스터로 형성되며, 그결과 반도체 저장 장치와 이들의 그리드에 대해 가장 중요한 면적과 관련하여 간단하고 유리하게 형성될 수 있다. PMOS 트랜지스터가 사용되지 않기 때문에, 상기 입력 회로는 공통 웰로 수용될 수 있어, 면적과 관련하여 부가적 장점을 가져온다. PMOS 트랜지스터와 비교되는 NMOS 트랜지스터의 더 높은 전류 수율때문에, 또한 전체 회로가 특별히 작은 레이아웃을 가지도록 하는 것이 가능하다.
이제 도면을 참조로 본 발명이 더욱 상세히 설명될 것이다.
도 3 내지 도 5는 이미 설명되었다.
도 1은 본 발명에 따른 구동 회로의 회로 레이아웃을 도시한다. 이런 구동 회로는 레벨 컨버터 회로(10), 래치 회로(11) 및 입력 회로(12)로 구성된다. 상기 레벨 컨버터 회로(10)는 PMOS 트랜지스터(P1, P2) 및 NMOS 트랜지스터(N4, N5)로 구성되고 반도체 저장 장치의 비트라인과 워드라인에 접속되는 출력 접속부(D와 DN)를 가진다. 입력(DATA)에 인가되는 "1" 또는 "0"이 되는 입력값에 의존하여, 상기 출력 라인(D와 DN)은 전압(VROG 또는 0 V)을 제공한다. 이와 관련하여, 상기 출력 접속부(DN)는 출력 접속부(D)에 상보적이고 VROG 또는 0 V의 개별 전압(V)이 출력 접속부(D)에 있을 때 0 V 또는 전압 VROG를 운반한다.
예를 들어 15 V의 외부적으로 공급된 전압(VPROG)은 PMOS 트랜지스터(P1와 P2)의 드레인과 소스에 각각 인가된다. 상기 출력 접속부(D와 DN)에 대한 전압(VPROG)의 공급은 트랜지스터(N4, N5, P1 및 P2)에 의해 제어되고, 출력(DN)은 이미 설명된 바와 같이 상기 출력(D)에 상보적이다.
상기 레벨 컨버터 회로(10)와 유사한 레벨 컨버터 회로는 이미 언급한 US-A-5,293,561에 공지되어 있다.
상기 레벨 컨버터 회로(10)의 상류에 접속된 것은 다수의 상호 역병렬 인버터(I1와 I2)로 구성되는 래치 회로(11)이다. 상기 래치 회로(11)의 상류에는 3개의 NMOS 트랜지스터(N1 내지 N3)로 구성되는 입력 회로(12)가 있다. 저장될 데이터, 다시말해서 예를 들어 데이터 값 "1"을 위한 5 V가 입력(DATA)을 통해 입력 회로에 공급된다. 이런 경우에, 상기 트랜지스터(N1)의 소스 또는 드레인은 입력(DATA)에 접속되고, 동일한 것이 트랜지스터(N2)와 직렬로 접속되는 트랜지스터(N3)의 게이트에 대해 실현된다. 상기 트랜지스터(N1와 N2)의 게이트는 서로 접속되고 접속부(LOAD)에 부착된다. 예를 들어 5 V가 접속부(LOAD)에 인가된다면, 다음에 상기 트랜지스터(N1와 N2)는 예를 들어 5 V의 데이터 신호 "1"이 트랜지스터(N1)를 통해 도 1의 오른쪽의 래치 회로(11)의 입력에 공급되는 동안 0 V가 도 1의 왼쪽에 있는 래치 회로(11)의 입력(트랜지스터 N1의 임계 전압에 의해 감소된다)에 인가되도록 턴온된다.
본 발명에 따른 구동 회로는 의도되는 데이터가 비휘발성 반도체 저장 장치에서 프로그래밍되어야 할 때 특히 적당하다. 이런 데이터는 상기 래치 회로(11)에 임시 저장되며, 조정된 전압(VRPOG)이 각각의 비트라인에 사용가능하게 형성된다. 이런 응용에서, 상기 구동 회로가 각각의 비트라인과 워드라인에 개별적으로 제공된다. 상기 프로그래밍될 데이터가 입력 라인(DATA)에 인가된다. 접속부(LOAD)에서 양 펄스를 사용하여, 다음에 상기 데이터가 래치 회로(11)로 취해진다. 상기 입력 접속부(D와 DN)에서의 입력값 "1" 또는 "0"에 의존하여, 다음에 상기 레벨 컨버터 회로(10)가 출력 접속부(D와 DN)에 전압 VRPOG 또는 0 V를 공급한다. 상기 출력 접속부(DN)에서의 신호는 이런 경우에 출력 접속부(D)에서의 신호에 상보적이고, 출력 접속부(D)에서의 전압이 각각 VPROG 또는 0 V 값을 가질 때 0 V 또는 전압 VPROG를 운반한다.
물론, 본 발명에 따른 구동 회로는 고전압의 일반적 분배를 위한 비트라인 및/또는 워드라인에 사용될 수 있다.
상기 입력 회로(12)는 단순히 3개의 NMOS 트랜지스터(N1, N2 및 N3)로 구성된다. 그러므로 특히 메모리 그리드 회로에 대해 가장 중요한, 점유되는 면적과 관련하여 간단하고 용이하게 제조될 수 있다. PMOS가 사용되지않기 때문에, 이런 회로부는 고통 웰로 형성될 수 있어, 면적과 관련한 상당한 장점을 가져온다. 상기 입력 데이터에 의존하여, 상기 입력 회로(12)는 도 1의 오른쪽의 래치 회로의 노드를 트랜지스터(N)("0"이 입력 접속부 DATA에 인가된다)를 통해 0 V로 또는 왼족의 노드를 트랜지스터(N2와 N2)를 통해 0 V로 설정한다.
PMOS 트랜지스터와 비교되는 PMOS 트랜지스터의 더 높은 전류 수율때문에, 상기 입력 회로(12)는 특히 작은 레이아웃으로 제조될 수 있다. 특히, 트랜지스터(N2와 N3)의 폭의 합계는 대응하는 CMOS 트랜지스터 게이트(도 참조)를 가즌 PMOS 트랜지스터의 폭 정도로 커야한다. 더욱이, 단지 하나의 신호(LOAD)가 입력 회로(12)를 구동하는데 요구된다. CMOS 전송 게이트의 경우에서 요구되는 바와 같은, 부가적 반전 신호가 사용될 필요가 없다.
본 발명에 따른 구동 회로는 트랜지스터(N4와 N5)를 구동하기 위한 부가적 입력 인버터를 필요로 하지않으며, 대신에 래치 회로의 인버터(I1와 I2)의 기능이 이를 위해 사용된다. 따라서 상기 레벨 컨버터 회로(10)와 래치 회로(11)의 유리한 조합은 부품을 절약하도록 하고, 실질적으로 면적-임계적인 메모리 그리드 회로에 사용하기 적당하다.

Claims (3)

  1. 출력값(D), 및 상기 출력값에 상보적인 출력값(DN)을 반도체 저장 장치의 비트라인 및/또는 워드라인에 인가하는 레벨 컨버터 회로(10)를 가지는 비휘발성 반도체 저장 장치용 구동 회로에 있어서,
    입력 회로(12)와 상기 레벨 컨버터 회로(10) 사이에 배치되고 상기 반도체 저장 장치에 저장될 데이터를 임시 저장하는 래치 회로(11)를 포함하는 것을 특징으로 하는 구동 회로.
  2. 제 1항에 있어서, 상기 래치 회로(11)는 역병렬 접속되는 2개의 인버터(I1, I2)로 구성되는 것을 특징으로 하는 구동 회로.
  3. 제 1항 또는 제 2항에 있어서, 상기 입력 회로(12)는 데이터 입력(DATA)과 제1 데이터 출력 사이에 배치되는 소스-드레인 경로를 갖는 제1 NMOS 트랜지스터(N1), 및 접지와 제2 데이터 출력 사이에 배치되는 2개의 제2 및 제3 NMOS 트랜지스터(N2, N3)로 구성되는 직렬 회로로 구성되며, 상기 제2 NMOS 트랜지스터(N2)의 게이트는 상기 제1 NMOS 트랜지스터(N1)의 게이트에 접속되고 제3 NMOS 트랜지스터(N3)의 게이트는 상기 제1 NMOS 트랜지스터(N1)의 소스 또는 드레인에 접속되는 것을 특징으로 하는 구동 회로.
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